Testmethode für Leiterplatten Interconnect Stress Test: Präzise, effizient, aber keine Universallösung

Der Interconnect Stress Test prüft mithilfe schneller Temperaturzyklen und kontinuierlicher Widerstandsmessung die Zuverlässigkeit von Durchkontaktierungen und Microvias. Der Beitrag zeigt, wie sich IST von klassischen Verfahren unterscheidet, welche Fehlerbilder auftreten und wie Material, Fertigung und Leiterplattendesign das Ergebnis beeinflussen.

Lötschock-, Reflow- und Temperaturwechseltests gelten in der Leiterplattenproduktion als bewährte Methoden zur Prüfung der thermischen Belastbarkeit von PCBs und deren Verbindungen. Doch für Hochleistungselektronik oder sicherheitskritische Anwendungen kann es sinnvoll sein, diese klassischen Verfahren durch den Interconnect Stress Test zu ergänzen.

Dabei prüfen die verschiedenen Methoden nicht exakt dasselbe. Lötschock- und Reflow-Tests untersuchen vor allem, ob Leiterplatten und Durchkontaktierungen die hohen Temperaturen bei Bestückung, Reparatur und Nacharbeit überstehen. Bei Temperaturwechsel- oder Thermoschocktests wird die Leiterplatte dagegen wiederholt einer heißen und einer kalten Umgebung ausgesetzt. Beim Thermoschock erfolgt der Wechsel zwischen den Temperaturzonen typischerweise deutlich schneller als beim Temperaturwechseltest. Damit lassen sich die Folgen wechselnder Einsatztemperaturen untersuchen. Schliffbilder machen anschließend Risse, Ablösungen oder Hohlräume sichtbar, liefern aber nur eine Momentaufnahme ausgewählter Verbindungen.

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IST konzentriert sich gezielt auf die thermomechanische Ermüdung elektrischer Verbindungsstrukturen. Die Methode erlaubt es, deren Widerstand während der Belastung kontinuierlich zu überwachen und die Zahl der erreichten Zyklen quantitativ zu erfassen.

Was lässt sich mit IST prüfen?

Zuverlässigkeit bedeutet beim IST nicht pauschal, dass eine Leiterplatte eine bestimmte Zahl von Jahren im Feld überstehen wird. Geprüft wird vielmehr die thermomechanische Belastbarkeit repräsentativer Kupferverbindungen gegenüber definierten Temperaturwechseln. Dazu müssen vorab die Prüfbedingungen festgelegt werden: die obere Temperatur, eine mögliche thermische Vorbehandlung, die Anzahl der Zyklen und der zulässige Widerstandsanstieg. Die in der IPC-TM-650 2.6.26 beschriebene Methode dient dazu, latente Schwachstellen durch wiederholte thermische Belastung beschleunigt bis zum Ausfall zu führen. Wie viele Zyklen eine Verbindung übersteht, ermöglicht anschließend eine quantitative und vergleichende Bewertung.

Die Ergebnisse lassen sich beispielsweise nutzen, um unterschiedliche Materialien, Leiterplattendesigns, Fertigungslose oder Lieferanten miteinander zu vergleichen. Auch zur Qualifizierung neuer Aufbauvarianten und zur laufenden Überwachung von Fertigungsprozessen kann IST eingesetzt werden. Aus der erreichten Zyklenzahl lässt sich jedoch nicht ohne Weiteres eine konkrete Lebensdauer unter realen Einsatzbedingungen berechnen. Dafür müssten das tatsächliche Temperaturprofil, die Einsatzdauer und weitere mechanische, elektrische oder klimatische Belastungen berücksichtigt werden.

Interconnect Stress Test: Effizienz in Echtzeit

Der IST wird zur Bewertung der Zuverlässigkeit von Kupferverbindungen in Multilayer-PCBs genutzt, speziell bei durchkontaktierten Bohrungen, Blind Vias, Buried Vias und Microvias. Dabei werden speziell aufgebaute Testcoupons wiederholt schnellen Temperaturwechseln ausgesetzt.

Die Testcoupons bilden die relevanten Verbindungsstrukturen der Leiterplatte ab und enthalten Heiz- und Messkreise. Gleichstrom erwärmt das Kupfer auf eine vorgegebene Temperatur. Anschließend wird der Strom abgeschaltet und der Testcoupon mit Lüftern auf annähernd Raumtemperatur abgekühlt. Dieser Vorgang entspricht einem Zyklus.

Während der Belastung wird der Widerstand der Verbindungen kontinuierlich überwacht. Ein zunehmender Widerstand bei zuvor festgelegten Temperaturbedingungen deutet auf fortschreitende Schädigungen hin. Der Test endet entweder nach einer definierten Zahl von Zyklen oder sobald der festgelegte Widerstandsanstieg erreicht ist. Häufig wird eine Änderung um zehn Prozent als Ausfallkriterium verwendet. Die konkreten Grenzwerte müssen jedoch zum Produkt, zum Aufbau und zu den vereinbarten Zuverlässigkeitsanforderungen passen.

Vor der eigentlichen Prüfung können die Testcoupons außerdem thermisch vorbehandelt werden. Damit lassen sich die Belastungen simulieren, denen eine Leiterplatte während eines oder mehrerer Reflow-Prozesse ausgesetzt ist.

Ein wesentlicher Unterschied zu vielen herkömmlichen Prüfungen besteht in der direkten Verbindung von Belastung und elektrischer Messung. Bei Klimakammerprüfungen können zwar ebenfalls Widerstand oder Durchgängigkeit überwacht werden, IST ist jedoch von vornherein auf die schnelle elektrische Erwärmung und kontinuierliche Bewertung der Interconnects ausgelegt.

Was bei den Temperaturwechseln kaputtgeht

Der wichtigste Belastungsmechanismus entsteht durch die unterschiedlichen thermischen Ausdehnungskoeffizienten der verwendeten Materialien. Das Leiterplattenlaminat dehnt sich insbesondere in Z-Richtung stärker aus als das Kupfer der Durchkontaktierungen. Bei jedem Erwärmen und Abkühlen wird die Kupferschicht deshalb mechanisch beansprucht. Wiederholt sich dieser Vorgang häufig genug, können zunächst mikroskopisch kleine Risse entstehen und weiterwachsen.

Bei durchkontaktierten Bohrungen gehören Hülsen- beziehungsweise Barrel-Risse zu den typischen Fehlerbildern. Auch Eckrisse am Übergang zwischen Lochwand und Anschlussfläche sowie Risse an der Verbindung zu Innenlagen können auftreten. In schweren Fällen wird die elektrische Verbindung vollständig unterbrochen.

Bei Microvias zeigen sich andere Schwachstellen. Möglich sind Ablösungen zwischen dem Boden des Microvias und dem darunterliegenden Zielpad, Risse in der Lochwand oder im Übergangsbereich sowie Hohlräume und ungleichmäßige Kupferschichten. Bei gestapelten Microvias können zusätzlich Trennungen zwischen den einzelnen Kupferfüllungen oder zwischen Füllung und Deckkupfer entstehen.

Solche Fehler müssen vor dem Test nicht sichtbar sein. Kleine Fehlstellen in der Metallisierung oder eine schwache Grenzfläche können zunächst elektrisch unauffällig bleiben. Erst die wiederholte thermische Beanspruchung lässt sie wachsen, bis sich ihr Einfluss im Widerstandsverlauf zeigt. Nach dem Ausfall helfen Schliffbilder und weitere Fehleranalysen dabei, die genaue Schadensstelle und deren Ursache zu bestimmen.

Material, Fertigung oder Design?

Die Ursache eines frühen Ausfalls lässt sich nicht grundsätzlich einem einzigen Bereich zuordnen. Materialauswahl, Fertigungsprozess und Leiterplattendesign wirken zusammen.

Beim Basismaterial kommt es unter anderem auf den thermischen Ausdehnungskoeffizienten in Z-Richtung, die Glasübergangstemperatur Tg, die Zersetzungstemperatur Td und die Beständigkeit gegenüber wiederholten Hochtemperaturprozessen an. Ein hoher Tg-Wert allein garantiert noch keine zuverlässige Leiterplatte. Entscheidend ist, wie stark sich das Material oberhalb und unterhalb dieses Werts ausdehnt und wie es sich über mehrere Reflow- und Temperaturzyklen verhält. Für thermisch stark beanspruchte Leiterplatten können daher Harzsysteme mit niedriger Z-Ausdehnung und einer auf den Fertigungsprozess abgestimmten thermischen Stabilität sinnvoll sein.

Auch der Fertigungsprozess beeinflusst die Lebensdauer erheblich. Beim mechanischen oder laserbasierten Bohren dürfen keine Rückstände oder beschädigten Grenzflächen entstehen. Eine unzureichende Reinigung und Lochwandvorbereitung kann verhindern, dass sich die nachfolgende Kupferschicht zuverlässig mit dem Zielpad oder dem Basismaterial verbindet.

Bei der chemischen und galvanischen Metallisierung kommt es auf eine gleichmäßige, ausreichend dicke und duktile Kupferschicht an. Dünnstellen, Hohlräume, Verunreinigungen und eine schwache Haftung erhöhen das Risiko späterer Risse. Bei gefüllten Microvias muss die Kupferfüllung möglichst frei von Hohlräumen und sauber mit den angrenzenden Kupferschichten verbunden sein. Ebenso spielen die Registrierung der Bohrungen, die Qualität der Laminierung und die Zahl der aufeinanderfolgenden Laminierprozesse eine Rolle.

Der Ätzprozess kann schlussendlich die Geometrie von Anschlussflächen und Leiterstrukturen beeinflussen. Für typische IST-Ausfälle sind jedoch häufig die Bohr-, Reinigungs-, Metallisierungs- und Laminierprozesse entscheidender.

Können Fehler bereits im Leiterplattendesign entstehen?

Auch ein ungünstiges Leiterplattendesign kann die Zuverlässigkeit reduzieren. Ein typisches Beispiel ist das Verhältnis zwischen Leiterplattendicke und Bohrungsdurchmesser. Je höher dieses sogenannte Aspect Ratio ausfällt, desto schwieriger wird es, die gesamte Lochwand gleichmäßig mit Kupfer zu beschichten. Zugleich steigt die mechanische Belastung der Kupferhülse bei der Ausdehnung des Laminats.

Zu kleine Restringe oder unzureichende Abstände können ebenfalls problematisch sein. Treffen Bohrung und Anschlussfläche wegen unvermeidbarer Fertigungstoleranzen nicht sauber aufeinander, verringert sich die tragende Kupferfläche. Bei Microvias können kleine Zielpads und eine ungenaue Registrierung die Verbindung zusätzlich schwächen.

Gestapelte Microvias sparen Platz und ermöglichen Verbindungen über mehrere Lagen. Mit jeder zusätzlichen Stufe steigen jedoch die Anforderungen an Fertigung und Zuverlässigkeit. Mehrstufig gestapelte Microvias können anfälliger sein als einzelne oder versetzt angeordnete Microvias. Ein solcher Aufbau ist nicht grundsätzlich falsch, sollte bei hohen Zuverlässigkeitsanforderungen aber gezielt qualifiziert werden.

Auch die Anzahl der Laminierzyklen, die Materialkombination, die Kupferverteilung und der gesamte Lagenaufbau beeinflussen die Belastung. Deshalb sollte der IST-Testcoupon nicht als beliebiges Standardmuster ausgeführt werden. Er muss die kritischen Via-Typen, Bohrdurchmesser, Abstände, Lagen und Materialkombinationen der späteren Leiterplatte möglichst genau abbilden.

Keine Anschaffung für jedermann

Die Investition in IST-Equipment lohnt sich jedoch nicht für jedes Unternehmen. Für Hersteller, die sich auf Prototypen oder Kleinserien spezialisieren, ist der Nutzen oft begrenzt. Der IST erfordert spezielle Testsysteme, geeignete Testcoupons und Fachwissen bei der Festlegung der Prüfparameter und der anschließenden Fehleranalyse.

Ein wesentlicher Vorteil von IST zeigt sich bei Multilayer-PCBs und hochdichten Verbindungen, insbesondere wenn hohe Zuverlässigkeitsanforderungen bestehen. Unternehmen, die PCBs für Luft- und Raumfahrt, Automotive oder Telekommunikation fertigen, profitieren daher besonders von dieser Methode.

Die Methode allein kann allerdings nicht sämtliche Zuverlässigkeitsrisiken einer Leiterplatte abdecken. Feuchtigkeit, Vibration, mechanischer Schock, Korrosion, elektrochemische Migration und die Zuverlässigkeit von Lötstellen müssen mit anderen Verfahren untersucht werden. Welche Prüfungen erforderlich sind, hängt vom Produkt und dessen späterer Einsatzumgebung ab.

Zuverlässigkeit und Effizienz lohnen sich langfristig

„IST hat sich als eine zuverlässige Methode zur Bewertung der Leiterplattenzuverlässigkeit in der Industrie etabliert. Sie deckt alle Durchkontaktierungstechnologien ab – PTH, Microvias, Blind Vias, Buried Vias und deren Kombinationen“, erklärt Hermann Reischer, Geschäftsführer von Polar Instruments. „Die in der IPC-TM-650 Test Methodology beschriebene IST-Technologie ermöglicht es Herstellern, die strukturelle Integrität von Leiterplatten fertigungsbegleitend zu prüfen.“

Große Unternehmen wie Würth Elektronik nutzen diese Testmethode. Dort werden Testcoupons, die das Produktdesign widerspiegeln, einer beschleunigten Lebensdauerprüfung unterzogen. Sowohl thermische Belastungen durch Lötvorgänge als auch spätere Temperaturbeanspruchungen werden dabei berücksichtigt.

Direkte Ergebnisse = direkte Ersparnisse?

Vor der Entscheidung für ein IST-System sollte genau analysiert werden, ob die Vorteile die Kosten rechtfertigen. In vielen Fällen kann eine Kombination anderer Prüfungen ausreichen. Ebenso kann es sinnvoll sein, IST gezielt für besonders kritische Leiterplattenaufbauten oder bei der Qualifizierung neuer Materialien und Fertigungspartner einzusetzen.

Kosteneinsparungen durch IST zeigen sich vor allem in Form erheblicher Zeitersparnisse und geringerer Fehlerkosten, nicht unbedingt in niedrigeren Anschaffungskosten. Die Hauptvorteile liegen in der schnellen Verfügbarkeit von Testergebnissen, dem dokumentierten Widerstandsverlauf und der Möglichkeit, unterschiedliche Aufbauten quantitativ miteinander zu vergleichen.

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Während umfangreiche Temperaturwechseltests in Klimakammern je nach Temperaturprofil, Haltezeiten und Zyklenzahl mehrere Wochen dauern können, lassen sich zahlreiche IST-Zyklen innerhalb weniger Tage absolvieren. Beide Verfahren dürfen dennoch nicht allein anhand ihrer Geschwindigkeit verglichen werden: Klimakammerprüfungen können die gesamte Leiterplatte und deutlich größere Temperaturbereiche einschließlich negativer Temperaturen erfassen. IST konzentriert sich dagegen auf eine beschleunigte thermische Belastung der Interconnects im Testcoupon. Falls der Kauf eines IST-Systems nicht wirtschaftlich ist, besteht die Möglichkeit, externe Testdienstleister zu nutzen. Das kann insbesondere für kleinere Hersteller oder unregelmäßig anfallende Qualifizierungsaufgaben sinnvoll sein.

Auch beim Energie- und Materialbedarf kann IST Vorteile bieten, weil nur kleine Testcoupons elektrisch erwärmt werden und Ergebnisse vergleichsweise schnell vorliegen. Ein pauschaler Umweltvorteil gegenüber sämtlichen konventionellen Prüfverfahren lässt sich daraus jedoch nicht ableiten. Entscheidend bleiben der konkrete Prüfaufbau, die Zahl der Prüflinge und die jeweils benötigten Temperaturprofile.

Zusätzlichen Rückenwind erhält die Methode durch den Ausbau der europäischen Verteidigungsindustrie. Radar-, Kommunikations-, Drohnen- und andere militärische Systeme enthalten komplexe Leiterplatten, die über lange Zeiträume und unter widrigen Umgebungsbedingungen zuverlässig funktionieren müssen. Mit steigenden Stückzahlen dürfte deshalb auch der Bedarf an belastbaren Qualifikations- und Zuverlässigkeitsnachweisen wachsen. Davon kann der Interconnect Stress Test profitieren, der mit IPC-TM-650 2.6.26 auch bei der Qualifizierung von Leiterplatten für militärische Anwendungen eingesetzt werden kann. (sb)

* Mit Material von Polar Instruments

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