PCB-Design-Regeln: Sieben Sünden beim Leiterplatten-Design

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Es gibt keinen festgeschriebenen Weg, wie Bauteile auf Leiterplatten zu platzieren und deren Verbindungen zu entflechten sind. Aber es gibt PCB-Leiterplatten-Design-Regeln. Der Beitrag skizziert sieben gravierende Regelverstöße beim Leiterplatten-Design, die Sie unbedingt vermeiden müssen.

Eine kleine Besonderheit worauf Sie achten sollten gleich zu Beginn: Wenn Sie sich ein Leiterplatten-Layout in einem EDA-Tool wie Altium Designer anschauen, wird Ihnen viel verkehrt herum geschriebener Text auffallen. Sind Leiterplatten-Layouter alle kleine Mozarts, die gerne mit ihrer Fähigkeit prahlen, spiegelverkehrt schreiben zu können? Nicht ganz: Beim Layouten einer Leiterplatte schauen Sie immer von oben auf die Leiterplatte und durch alle Lagen hindurch, als wären sie transparent.

So funktionieren alle Layout-Systeme. Höchstens aus Fertigungs- oder Testgründen werden Sie sich Ihre Leiterplatte von unten anschauen. Diese Durchblick-Methode führt dazu, dass Sie sich daran gewöhnen müssen, Text für die Unterseite gespiegelt zu sehen. Wir werden später noch sehen, warum das wichtig ist.

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Die Bauteil- und Netzliste liefert der Entwickler, der den Stromlaufplan der Schaltung entwirft. Mechanische Zwänge geben den Umriss und die Sperrflächen vor. Die eigentliche Arbeit des PCB-Designers beginnt also beim Platzieren der Bauteile. Dafür entwickelt jeder Leiterplatten-Designer seine eigene Methode.

Leiterplatten-Sünde 1: Die falsche Lage der Puffer-/Abblock-Kondensatoren

Umschaltströme, vor allem in digitalen Schaltkreisen, erzeugen steilflankige Impulse, die nichts in der Spannungsversorgungsleitung zu suchen haben. Darum verwendet man Abblock-Kondensatoren, bei denen man auf einen niedrigen resistiven Anteil (equivalent series resistance: ESR) und einen niedrigen induktiven Anteil (equivalent series inductive: ESI) achten muss. Darüber hinaus sollte der Kondensator direkt an den IC und inklusive Hin- und Rückleiter angeschlossen werden. Dafür sind SMD-Kondensatoren besser geeignet als bedrahtete, denn kleine Gehäuse sind besser als größere.

Abblock-Kondensatoren dienen zur Stabilisierung der Versorgungsspannung (Herabsetzen der Impedanz im Bereich des Kondensators) und zum Unterdrücken von galvanischen Störspannungen anderer Verbraucher (Bild 1).

Leiterplatten-Sünde 2: Falsche Winkel für die Leiterbahnen

In der Herstellung von Leiterplatten führen spitze Winkel zwischen Leiterbahn und SMD-Pad zu Abrissen im Fotolaminat. Auch beim Aufbringen des Lötstopplacks kann es hier zu Problemen kommen: entweder fließt der Lack nicht richtig in den spitzen Winkel hinein oder es bildet sich in dem Winkel ein kleiner „See“ – beides kann Schwierigkeiten beim Bestücken bereiten.

Das Herausführen von Leiterbahnen zwischen zwei SMD-Pads kann zu den Kurzschlüssen bei der Leiterplatten-Herstellung und der Bestückung führen. Von daher gilt bei der Leitungsführung: möglichst einfach. Vermeiden Sie unnötige Winkel und verwenden Sie nie 90°-Winkel, sondern setzen Sie einheitlich 45°-Winkel ein. (Bild 2)

Leiterplatten-Sünde 3: Fehler bei den Bauteile-Footprints

Weil man Footprints so leicht verdrehen kann, dürfte dieses der häufigste Fehler in Layouts sein. Footprint bezeichnet die Landepunkte eines Bauteils auf der Leiterplatte, seinen Fußabdruck. Das fertige Leiterplattendesign besteht aus einer Vielzahl von Footprints, die durch die Leiterbahnen miteinander verbunden sind.

Der Footprint von Bauteilen geht meist aus Bauteilbibliotheken hervor. Bereits dort sollte also im Vier-Augen-Prinzip geprüft werden, dass das Footprint richtig herum ist (denken Sie an Mozart und die gespiegelten Buchstaben), die Zahl der Pins und Landeflächen stimmt und dass die Geometrie des Footprints auch der Bauteilgröße entspricht (Bild 3).

Leiterplatten-Sünde 4: Verwechslung von Top- und Bottom-Bestückung

Auch hier sei an Mozart und seine Spiegelschrift erinnert: leicht kann der Leiterplatten-Layouter mit der Top- und Bottom-Bestückung durcheinander kommen. Da einige EDA-Tools eine gespiegelte Daten-Ausgabe erlauben, empfehlen wir folgendes: Die Daten nicht gespiegelt ausgeben, Top- und Bottom-Lage jeweils mit TOP und BOT im Kupfer beschriften. Eine korrekte Beschriftung innerhalb des Kupfers gibt die Auskunft sowohl über die Lagendefinition als auch über die Lagenorientierung (Bild 4).

Ein weiterer Tipp: getrennte Listen mit Top- und mit Bottom-Bauelemente erstellen. Wenn es um mehrere Projekte im Jahr geht, ist es sogar sinnvoll, Ihre Bauteil-Bibliothek durchzugehen und alle Teile nach Ihrer Bibliotheksregel zu standardisieren. Gerne passiert es, dass einige Bauteile waagerecht und andere senkrecht erstellt wurden. Spiegelverkehrt zu denken ist keine Stärke von uns Menschen. Überlassen Sie das der Software.

Leiterplatten-Sünde 5: Unachtsames Verlegen von Leiterbahnen

Zwei Netze, die als Differential Pair gelten, folgen beim Routen einem Pfad. Dabei sind Regeln zu definieren, wie dicht sie liegen und welche Längentoleranz erlaubt ist. Diese Regeln sind Teil des Design-Rule-Checks (DRC): Abstand der Leitungen untereinander (beeinflusst die Impedanz untereinander), Abstand der Leitungen zur nächsten (GND)-Versorgungslage (beeinflusst die Impedanz dorthin), Leiterbahnbreite (beeinflusst die Impedanz ganz allgemein), Signal-Laufzeit auf dem jeweiligen LVDS-Paar, maximale ungekoppelte Länge des Paares, mindestens dreifacher Innenabstand zum nächsten LVDS-Kanal, Phasentoleranz (ergibt maximale Längendifferenz zueinander), keine Durchkontaktierungen und Breitenänderungen (um Impedanzsprünge zu vermeiden). Alle diese Regeln einzuhalten, ist sehr schwer. Kompromisse sind unvermeidbar und brauchen Erfahrung (Bild 5).

Für Takfrequenzen von 30 MHz und mehr gelten folgende Faustregeln: Legen Sie das Layout für Frequenzen von 150 MHz aus. Beachten Sie bei Flankensteilheiten von 1 ns bereits High-Speed-Regeln. Planen Sie breitbandig entkoppelte Stromversorgungslagen ein.

Leiterplatten-Sünde 6: Nicht angepasste Kupferstärke von Bahn und Vias

Der Abstand zwischen zwei Leiterbahnen kann nicht unendlich klein gewählt werden. Ausschlaggebend hierfür sind zum einen das Übersprechen und zum anderen die Spannungsfestigkeit über die Luftstrecke. In der VDE 0110b werden Isolationsgruppen festgelegt, nach der ein Gerät oder Leiterplatte eingestuft werden kann. Die Gruppen sind in Ao, A, B, C und D unterteilt, wobei D die Gruppe mit den härtesten Anforderungen und C die Gruppe für industrielle Anwendungen darstellt. Um eventuell eine Gruppe höher zu kommen als durch die Abstände möglich ist, ist die Leiterplatte nach dem Test mit Isolationslack einzusprühen.

Für folgende Scheitelspannungen werden die Abstände in Bezug auf die Leiterbahnbreite (wie in der Tabelle Bild 6 gezeigt) festgelegt. Die Leiterbahndicke ist jedenfalls elementar für die Strombelastbarkeit. Dabei spielen die Strombelastung, die Bahnbreite, Bahnhöhe und erlaubte Temperaturerhöhung eine wesentliche Rolle (Bild 7).

Leiterplatten-Sünde 7: Falsche Auslegung der Masseverbindung

Masseflächen sollten Sie immer großzügig mit Vias und immer auf dem kürzesten Weg anbinden. Idealerweise verfahren Sie mit Versorgungsnetzen ebenso. Dafür die folgenden Tipps beachten: große Massefläche zur Schirmung (am besten eine ganze Platinenlage), Zugriff auf die Masse soll so kurz und direkt wie möglich gestaltet werden und Masseleitungen vermaschen, wenn keine einheitliche Massefläche vorhanden ist. Dabei sollen die Maschenwaben so klein wie möglich gehalten werden (Bild 8).

Quarze und ihre Zuleitungen strahlen gerne ab. Verwenden Sie kurze und gerade Bahnen, um Quarzgehäuse zu erden. Sperren Sie diese Leiterbahnen (wenn möglich) wie ein Sandwich von zwei Seiten durch Masseflächen ein. Prozessoren und Taktleitungen sollten Sie (wenn möglich) ebenfalls durch gut geerdete Masseflächen abdecken.

* Natalia Bahancova ist Marketing Projekt-Managerin bei alpha-board, Berlin

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