Halbleiter Messtechnik Qualitätssicherung an den Grenzen der Physik

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Die fortschreitende Miniaturisierung der Elektronik wäre ohne hochpräzise Messtechnik und Inspektion auf Wafer-Ebene zum Stillstand gekommen. Die Fortschritte in der Messtechnik sind mit den kritischen Phasen der Halbleiter-Roadmap verknüpft. Ein Rückblick auf 40 Jahre Innovationsgeschichte und Ausblick auf die künftigen Herausforderungen der 3D-Integration.

In den vergangenen vier Jahrzehnten führte die rasante Weiterentwicklung bei der Fertigung von Logikbausteinen zu einer stetigen Diversifizierung der Mess- und Inspektionswerkzeuge in den Halbleiter-Fabs. Durch den technischen Fortschritt in den Gebieten der Lithografie und Strukturierung sowie durch die Entwicklung von neuen Materialien und Bauteilarchitekturen entstanden neue Techniken, die den Einsatz klassischer optischer Verfahren ergänzten. Viele davon wurden vom Forschungszentrum imec und seinen Partnern aus der Halbleitermesstechnik maßgeblich mitentwickelt.

Der Artikel beleuchtet vier entscheidende Epochen: das Zeitalter des „Happy Scaling“, die Phase der ersten großen Material- und Bauelement-Innovationen, die FinFET-Ära und schließlich das aktuelle EUV-Zeitalter. Darüber hinaus stellen wir die zukunftsorientierte Messtechnik-Roadmap von imec vor. Diese wird vor allem von den enormen Herausforderungen der dimensionalen Skalierung, dem Aufkommen von 3D-Technologien sowie strengen Kosten- und Nachhaltigkeitsanforderungen bestimmt.

Messtechnische Anforderungen im Takt der Logik-Roadmap

Bis etwa zum Jahr 2005 entwickelte sich die Halbleiterindustrie auf einem fast vorhersehbaren Pfad. Das Mooresche Gesetz diktierte die Steigerung der Transistordichte, während das Dennard-Scaling dafür sorgte, dass die Leistungsdichte konstant blieb – und das bei nur minimalen Mehrkosten pro Transistor. Doch seit Mitte der 2000er-Jahre zwangen physikalische Grenzen die Industrie dazu, diesen Kurs anzupassen und schrittweise neue Materialien, weiterentwickelte Lithografie- und Strukturierungstechnologien sowie völlig neuartige Bauelementarchitekturen einzuführen.

Um das Mooresche Gesetz angesichts des explosiven Wachstums der künstlichen Intelligenz und ihrer vielfältigen Hardware-Anforderungen auch künftig aufrechtzuerhalten, muss die Branche weiterhin technologisches Neuland betreten. Neben der reinen dimensionalen Skalierung in der X/Y-Ebene ist die ganzheitliche Optimierung des gesamten System-Stacks der Weg in die Zukunft. Hierbei stellt die 3D-Integration (Z-Skalierung) eine der Schlüsseltechnologien dar.

Die wachsende Komplexität der Komponenten und der zunehmende Einsatz von 3D-Integrationstechnologien verändern auch die Anforderungen an die Messtechnik und Inspektion fundamental. Die Bedeutung dieser Verfahren für die Halbleiterfertigung kann gar nicht hoch genug eingeschätzt werden: Sie sichern Ausbeute (Yield), Performance und Zuverlässigkeit durch eine engmaschige Steuerung der Fertigungsprozesse. Der Ausgangspunkt der folgenden Betrachtung ist das Jahr 1986 und zugleich das Jahr, in dem Verfahren wie die Rasterkraftmikroskopie (AFM) und Inspektionen mittels Breitbandplasma (BBP) erstmals aufkamen. Heute sind sie fester Bestandteil jeder modernen Halbleiterfertigung.

Die wichtigsten Faktoren für die Wafer-Inspektion

Halbleitermess- und Prüftechnologien begleiten die einzelnen Prozessschritte direkt in der Fab. Sie werden entweder zur Prozessverifizierung eingesetzt (um zu prüfen, ob ein Prozess die Designvorgaben erfüllt) oder zur aktiven Prozesssteuerung (Advanced Process Control). Bei Letzterer wird eine Produktprobe analysiert und der Prozess basierend auf diesen Daten nachjustiert, um den nächsten Wafer noch näher an die Spezifikation heranzuführen.

Bei der Entwicklung neuer Mess- und Inspektionsverfahren müssen stets verschiedene Kriterien ausbalanciert werden. Bei Messwerkzeugen, deren Schwerpunkt auf der Quantifizierung von Abmessungen liegt – wie den Critical Dimensions (CDs) –, ist Genauigkeit die Hauptanforderung. Für die Inspektion gelten andere Spielregeln: Da sie darauf abzielt, verschiedenste Defektarten auf einem Wafer zu finden, ist die reine Erkennungsrate (Sensitivität) entscheidend, ohne dass zwingend exakte Abmessungen ermittelt werden müssen. Für beide Bereiche gilt jedoch: Der Einsatz in der Massenfertigung erfordert höchste Präzision und maximalen Durchsatz, während gleichzeitig Kosten- und Nachhaltigkeitsziele eingehalten werden müssen.

Optik dominiert, Elektronenstrahlen kommen

Der Zeitraum zwischen 1986 und 2005 wird in der Branche oft als das Happy-Scaling-Zeitalter bezeichnet: Die Halbleiterindustrie entwickelte sich allein durch die geometrische Verkleinerung der Chipkomponenten weiter. Unterstützt wurde dies durch KrF-basierte Lithografiesysteme, die bei der Belichtung mit einer Wellenlänge von 248 nm arbeiteten.

Zu dieser Zeit wurde die Mess- und Inspektionslandschaft von optischen Werkzeugen wie Lichtmikroskopen und Ellipsometern dominiert. Anfangs erfolgte ein Großteil der Prüfungen manuell und an nur wenigen Stichproben, was den Einsatz auf die reine Prozessverifizierung beschränkte. Als die Strukturen schrumpften und sich die Logik-Roadmap dem 130-nm-Knoten näherte, wurden zunehmend elektronenstrahlbasierte Verfahren eingeführt, um den strengeren Auflösungsanforderungen gerecht zu werden: CD-Rasterelektronenmikroskope (CD-SEM) zur Messung von Linienbreiten, Review-SEMs zur Klassifizierung von Defekten sowie Inspektions-SEMs für die Defektprüfung auf Wafer-Ebene.

Zudem reduzierte die Skalierung den Toleranzspielraum für den Overlay, also die Überlagerung zwischen aufeinanderfolgenden Schichten, beispielsweise im Back-End-of-Line. Gegen Ende der Happy-Scaling-Ära hielt schließlich die Scatterometrie Einzug. Dabei handelt es sich um ein beugungsbasiertes optisches Verfahren. Da es zerstörungsfrei arbeitet und einen hohen Durchsatz bietet, wurde es schnell zu einem unverzichtbaren Werkzeug für die Überwachung kritischer Prozesse.

Neue Materialien und 193-nm-Immersionslithografie

In den frühen 2000er-Jahren wich die Industrie erstmals vom perfekten Skalierungspfad ab. Um die Leistungssteigerung der Transistoren aufrechtzuerhalten, wurden die Silizium-Leitungskanäle von 90-nm-MOSFETs mechanisch verspannt (Strained Silicon), etwa durch das Einbringen von SiGe-Stressoren. Ab dem 45-nm-Knoten wurde der traditionelle SiO₂-Gate-Stack durch High-k-Dielektrika und Metall-Gates ersetzt, um Kurzkanaleffekte einzudämmen.

Die Einführung dieser neuen Materialien brachte die Röntgentechnik in die Fertigung: Inline-Röntgendiffraktometrie (XRD) zur Charakterisierung der verspannten Kanäle und Inline-Röntgen-Photoelektronenspektroskopie (XPS) für die High-k-Gates. Zeitgleich hielt in der Lithografie die 193-nm-Immersionslithografie Einzug. Der optische Trick, die Luft zwischen Linse und Wafer durch Wasser zu ersetzen, steigerte die numerische Apertur (NA) erheblich. Der daraus resultierende Sprung in der Auflösung hatte jedoch einen Nachteil: Das Wasser verursachte sogenannte Blasenfehler (Bubble Defects). Dies machte Inspektionstools erforderlich, die solche prozessbedingten Fehler über den gesamten Wafer hinweg zuverlässig erkennen konnten. Das war gleichzeitig der Startschuss für den Einsatz von Breitband-Plasma-Inspektionssystemen.

Das FinFET-Zeitalter und der Aufschwung des Multi-Patternings

Die dritte Phase, die FinFET-Ära, markiert den ersten bedeutenden architektonischen Wandel in der Geschichte des Transistors. Beim FinFET ragt der Leitungskanal dreidimensional als Finne (Flosse) aus dem Substrat, das Gate umschließt ihn von drei Seiten. Das Aufkommen dieser 3D-Bauelemente läutete auch den Beginn der 3D-Messtechnik ein. Dabei etablierte sich die hybride Messtechnik: die Kombination verschiedener Verfahren wie optischer CD-Messung (OCD) und CD-SEM, um genauere 3D-Profile zu erfassen.

Im gleichen Zeitraum erlebte die Lithografie einen historischen Wandel. Um die 193-nm-Technologie bis zur Serienreife der Extrem-Ultraviolett-Lithografie (EUV) zu verlängern, wurden Double- und Multi-Patterning-Techniken (Mehrfachstrukturierung) eingesetzt. Dabei wird ein dichtes Chipmuster auf zwei oder mehr einfachere Belichtungsmasken aufgeteilt. Dies erhöht jedoch die Anforderungen an die Überlagerungsgenauigkeit extrem. Aus diesem Grund führte imec gemeinsam mit der Industrie die Kennzahl des Edge Placement Errors (EPE) ein. Der EPE beschreibt, inwieweit die Kantenplatzierung der Strukturen vom beabsichtigten Design abweicht. Prozessingenieure mussten neue Algorithmen für CD-SEMs entwickeln, um alle Parameter zu erfassen, die in diese komplexe EPE-Gleichung einfließen.

Das EUV-Zeitalter: Kampf den stochastischen Effekten

Im Jahr 2019 startete die Halbleiterindustrie die Massenproduktion von Logikchips im 7-nm-Knoten mithilfe der EUV-Lithografie (0,33 NA) [2,3]. Die Verwendung von EUV-Licht mit einer extrem kurzen Wellenlänge von 13,5 nm bringt jedoch ein grundlegendes physikalisches Problem mit sich: Es treffen deutlich weniger Photonen auf den Wafer als bei der 193-nm-Lithografie. Dies führt zu Zufallseffekten im Fotolack, den sogenannten stochastischen Effekten [4].

Diese Effekte äußern sich in einer deutlich erhöhten Linienkanten- und Oberflächenrauheit. Um die tatsächliche, vom Rauschen des Mikroskops bereinigte Rauheit messen zu können (unbiased roughness), mussten die CD-SEM-Techniken massiv verbessert werden [5]. Ein zweites Problem sind stochastische Defekte. Das sind unvorhersehbare Kurzschlüsse zwischen Leiterbahnen oder nicht vollständig geöffnete Kontaktlöcher. Um solche extrem kleinen Defekte mit teils unter 10 nm über große Waferflächen hinweg zu finden, stießen Einzelverfahren an ihre Grenzen. Die Lösung lag und liegt in der intelligenten Kombination aus großflächiger optischer Inspektion und hochauflösender Elektronenstrahlmikroskopie.

Die Skalierung in alle Richtungen

Die dimensionale Skalierung bleibt der zentrale Pfeiler, um die Leistungsanforderungen der nächsten KI-Generationen zu erfüllen. Derzeit bereiten imec und seine Partner die Einführung der High-NA-EUV-Lithografie (0,55 NA) vor, um Strukturgrößen von unter 2 nm zu ermöglichen [2,6,7]. Gleichzeitig treiben neue Bauteilarchitekturen die Entwicklung voran: Gate-all-around-Nanosheet-Transistoren wurden kürzlich kommerzialisiert und werden ab dem A7-Knoten (Angström-Ära) von komplementären FETs (CFETs) abgelöst [8]. Die Bauelemente wachsen zunehmend in die dritte Dimension. Das gilt auch für Speicherbausteine (3D-NAND und künftig 3D-DRAM) sowie für das Chip-Packaging. Wafer-to-Wafer-Hybrid-Bonding und rückseitige Stromversorgungsnetze (Backside Power Delivery) verlagern die Komplexität tief ins Innere des Siliziums.

Die Grenzen der Metrologie verschieben

Diese neuen Ansätze bringen völlig unterschiedliche Herausforderungen für die Wafer-Inspektion mit sich. Bei der klassischen X/Y-Skalierung geht es um noch höhere Auflösungen, die Vermessung gekrümmter Geometrien und die Erkennung winzigster Defekte auf riesigen Flächen.

Bei der Z-Skalierung (3D-Integration) hingegen müssen Strukturen mit extrem hohem Aspektverhältnis analysiert werden. Hier geht es darum, undurchsichtige Materialien im Wortsinne zu „durchleuchten“, Topografien in stark unterschiedlichen Maßstäben zu bewältigen und sogar die Wafer-Rückseiten und -Kanten verlässlich zu vermessen.

Virtuelle Messtechnik und KI

Um diese Herausforderungen zu meistern, setzt die Forschungsroadmap von imec auf zwei wesentliche Säulen: erstens auf Hardware-Innovationen und zweitens auf die intelligente Nutzung von Daten. Auf der Hardware-Seite wird mit Elektronenstrahlen höherer Energie experimentiert, um die Auflösung zu verbessern, sowie mit Röntgenstrahlen, um noch tiefer ins Silizium zu blicken. Gleichzeitig werden Multi-Head-Rasterkraftmikroskope und Multi-Elektronenstrahl-Systeme entwickelt, um den Wafer-Durchsatz drastisch zu erhöhen [1].

Der vielleicht spannendste Trend ist jedoch die datengestützte oder „virtuelle Messtechnik“. Hierbei werden die physikalisch erfassten Daten eines Messgeräts durch maschinelles Lernen und Anlagenparameter ergänzt. KI-Algorithmen nutzen die Live-Betriebsdaten eines Prozessgeräts (z.B. Leistung, Temperatur, Gasfluss), um das Ergebnis einer physikalischen Messung vorherzusagen, bevor diese überhaupt stattgefunden hat.

Ein weiterer wichtiger Aspekt ist Nachhaltigkeit. Modellierungen mit der Software imec.netzero zeigen, dass der Energie- und Ressourcenbedarf der Wafer-Messtechnik im Vergleich zu Ätz- oder Abscheideprozessen zwar relativ gering ist [9]. Dennoch ist eine präzise Messung an den richtigen Stellen entscheidend, um den Ausschuss (Scrap) in der Fertigung zu minimieren und gleichzeitig den ökologischen Fußabdruck der gesamten Chipherstellung signifikant zu senken.

Ein Fazit

Ein Rückblick auf vier Jahrzehnte zeigt, dass die etablierten optischen Techniken der Anfangszeit nicht verschwunden sind. In hochgradig weiterentwickelter Form sind sie nach wie vor unverzichtbar. Doch die 3D-Integration und die Sub-2-nm-Knoten erfordern künftig ein noch breiteres Instrumentarium. Die nächsten Jahre werden zunehmend von Automatisierung und KI geprägt sein.

Dabei werden sich neue Fragen stellen: Wie stellen wir die physikalische Validität rein datengetriebener (virtueller) Messungen sicher? Und welche neuen In-situ-Sensoren müssen wir in die Fertigungsanlagen integrieren, um diese KI-Modelle überhaupt füttern zu können? Das imec baut sein Messtechnik-Ökosystem weiter aus, um genau diese Fragen im Rahmen des „European Chips Act“ zu beantworten – damit das Mooresche Gesetz auch in den kommenden Jahrzehnten gültig bleibt. (heh)

Referenzen

[1] Connecting the past to the future: 40 Years of metrology for semiconductor,’ A.-L. Charley et al., 2026 SPIE Advanced Lithography and Patterning, Keynote presentation at the Metrology, Inspection, and Process Control conference. (abgerufen am 15.4.2026).

[2] ‘High-NA EUV lithography: the next major step forward,’ D. De Simone et al., imec Reading Room 2021. (abgerufen am 15.4.2026).

[3] EUVL is being inserted in manufacturing in 2019: What are the mask related challenges remaining?’, Proceedings Volume 11177, 35th European Mask and Lithography Conference (EMLC 2019). (abgerufen am 15.4.2026).

[4] Sailing along the stochastic cliffs,’ P. De Bisschop et al., imec Reading Room 2019. (abgerufen am 15.4.2026).

[5] The need for LWR metrology standardization: the imec roughness protocol,’ Proceedings Volume 10585, Metrology, Inspection, and Process Control for Microlithography XXXII; 105850D (2018). (abgerufen am 15.4.2026).

[6] Imec demonstrates readiness of the High-NA EUV patterning ecosystem,’ imec press release 2024 (abgerufen am 15.4.2026). (abgerufen am 15.4.2026).

[7] The case for High NA EUV: unlocking the next era of chip manufacturing,’ G. Vandenberghe, imec Reading Room 2026. (abgerufen am 15.4.2026).

[8] Performance boosters to scale monolithic CFET across multiple logic technology nodes,’ S. Yang et al., imec Reading Room 2026. (abgerufen am 15.4.2026).

[9] Details zu imec netzero. (abgerufen am 15.4.2026).

* Anne-Laure Charley ist Leiterin der Abteilung für Messtechnik in der Forschung und Entwicklung bei imec. Philippe Leray ist Vizepräsident für Forschung und Entwicklung für fortschrittliche Strukturierungsverfahren.

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