Hot Chips 2026 Arm AGI: So werden aus zwei Chiplets 136 Serverkerne

Arm hat tiefer in den Aufbau seiner AGI-Server-CPU blicken lassen. Zwei in 3 nm gefertigte Compute-Chiplets, UCIe als Die-to-Die-Verbindungen und 96 PCIe-6.0-Lanes sollen hohe Rechen- und I/O-Dichte bei 300 W ermöglichen. Interessant ist, wie Arm aus zwei Dies ein möglichst einheitliches Serversystem macht.

Als Arm im März 2026 die AGI‑CPU vorstellte, war bereits klar, dass der Prozessor einen strategischen Fortschritt für das Unternehmen markiert: Statt lediglich CPU-IP oder komplette Compute Subsystems zu lizenzieren, bringt Arm mit AGI erstmals selbst ein produktionsreifes Server-Silizium auf den Markt. Bekannt waren auch die Eckdaten mit bis zu 136 Neoverse-V3-Kernen, zwölf DDR5-Speicherkanälen, PCI Express 6.0 und einer TDP von 300 W.

Auf der Hot Chips 2026 am 24. August in Palo Alto ging Arm nun stärker auf die interne Architektur ein, wie ServeThe Home berichtet. Schon der Vortragstitel „A Disaggregated, Chiplet-Based Server SoC for scalable coherency and memory bandwidth“ machte deutlich, worauf es den Entwicklern von Arm ankommt: AGI ist kein monolithischer Prozessor, sondern ein aus mehreren Siliziumbausteinen zusammengesetztes SoC.

Zwei fast symmetrische Chiplets statt eines großen Dies

Im Mittelpunkt stehen zwei Compute-Chiplets. Jedes Chiplet enthält 35 Compute-Tiles mit jeweils zwei Kernen – physisch also bis zu 70 Kerne. In der größten kommerziellen Variante sind davon insgesamt 136 Kerne aktiviert. Die Chiplets werden laut der Hot-Chips-Präsentation bei TSMC im N3P-Prozess gefertigt und enthalten jeweils mehr als 50 Milliarden Transistoren. Neben den CPU-Kernen befinden sich auf jedem Chiplet Speicher-, I/O- und Die-to-Die-Blöcke. Die Komponenten sind über Arms CMN-S3-Mesh miteinander verbunden.

Damit unterscheidet sich das Konzept von einer Aufteilung, bei der kleine Compute-Dies um einen separaten zentralen I/O-Die gruppiert werden. Bei AGI bringt jedes der beiden großen Chiplets eigene Compute-, Speicher- und I/O-Ressourcen mit. Der Ansatz hat einen fertigungstechnischen Hintergrund. Mit steigender Chipfläche werden monolithische Designs schwieriger und kostspieliger zu fertigen. Die Aufteilung auf mehrere Dies kann die Ausbeute verbessern und erleichtert zugleich die Skalierung eines Designs. Die Herausforderung verlagert sich allerdings, denn die Chiplets müssen mit möglichst geringer Latenz und hoher Bandbreite miteinander kommunizieren können.

UCIe verbindet die beiden Dies

Dafür besitzt AGI einen eigenen Die-to-Die-Interconnect auf Basis von UCIe. UCIe ist als standardisierte Verbindung für die Kommunikation zwischen Chiplets innerhalb eines Packages konzipiert. Nach den auf der Hot Chips gezeigten Angaben nutzt Arm zwei x16-UCIe-Module mit 32 Gbit/s pro Lane. Daraus ergibt sich eine Rohdatenrate in der Größenordnung von 1 Tbit/s beziehungsweise rund 128 GB/s je Richtung zwischen den Chiplets.

Die hohe interne Bandbreite ist notwendig, weil ein Kern nicht ausschließlich auf Ressourcen seines eigenen Dies zugreifen soll. Der Chiplet-Aufbau darf für Software und Anwendungen möglichst wenig zum Flaschenhals werden. Gleichzeitig muss die Cache-Kohärenz über die Grenzen eines einzelnen Dies hinweg erhalten bleiben – ändert ein Kern Daten, müssen andere Kerne weiterhin einen konsistenten Speicherzustand sehen.

Innerhalb der Chiplets verteilt das CMN-S3-Mesh entsprechend nicht nur den Datenverkehr zwischen den CPU-Kernen, sondern bindet auch Speichercontroller, PCIe-I/O und die Die-to-Die-Schnittstellen ein.

Zwölf DDR5-Kanäle gegen den Speicherflaschenhals

Bei 136 Kernen wird allerdings nicht nur die Verbindung zwischen den Dies kritisch. Die Kerne müssen auch mit genügend Daten aus dem Arbeitsspeicher versorgt werden. Arm integriert deshalb zwölf DDR5-Kanäle, die RDIMMs mit bis zu 8.800 MT/s unterstützen. Arm nennt mehr als 800 GB/s aggregierte Speicherbandbreite beziehungsweise rund 6 GB/s pro Kern. In der Hot-Chips-Präsentation wurde für DDR5-8800 eine theoretische Größenordnung von rund 845 GB/s genannt.

Das ist gerade für stark parallelisierte Serveranwendungen relevant. Mehr CPU-Kerne helfen wenig, wenn diese einen großen Teil ihrer Zeit auf Daten aus dem Speicher warten. Die Neoverse-V3-Kerne verfügen jeweils über 2 MB privaten L2-Cache; hinzu kommen 128 MB System-Level-Cache. Die Architektur basiert auf Armv9.2 und unterstützt unter anderem SVE2 sowie bfloat16- und INT8‑Instruktionen. Die 136- und 128-Kern-Varianten erreichen laut Arm maximal 3,5 GHz, die 64-Kern-Ausführung bis zu 3,7 GHz.

96 PCIe-6.0-Lanes für Beschleuniger und Netzwerk

Der Name „AGI CPU“ sollte dabei nicht darüber hinwegtäuschen, dass Arm hier keinen Ersatz für GPU- oder AI-Beschleuniger baut. Die CPU ist vielmehr als Host und Orchestrator heterogener Rechensysteme ausgelegt. Dafür stehen 96 PCIe-6.0-Lanes sowie sechs zusätzliche PCIe-Gen4-Control-Lanes zur Verfügung. CXL 3.0 einschließlich Type-3-Geräten wird ebenfalls unterstützt, wodurch sich beispielsweise zusätzlicher Speicher über CXL anbinden lässt.

In einem AI-Server könnte AGI damit beispielsweise die Verteilung von Aufgaben übernehmen, Netzwerk- und Speiche-Dienste ausführen und Daten zwischen mehreren Beschleunigern koordinieren. Arm nennt unter anderem Control-Plane-Verarbeitung, Accelerator Management und das Hosting von APIs und Anwendungen als Einsatzgebiete. Genau hier liegt vermutlich auch der Hintergrund für die große Anzahl an PCIe-Lanes: Ein leistungsfähiger Host-Prozessor nützt wenig, wenn GPU, Netzwerkadapter oder Speicher anschließend an der I/O-Anbindung ausgebremst werden.

Referenzserver zeigt, was das für Boardentwickler bedeutet

Wie die CPU auf Systemebene eingesetzt werden kann, zeigt Arm mit einem eigenen 1OU-Dual-Node-Referenzserver. Jede der beiden unabhängigen Nodes enthält einen AGI-Prozessor, zwölf DDR5-DIMM-Steckplätze sowie PCIe-6.0-Erweiterung. Als Management-Modul kommt ein DC-SCM-2.1-Modul mit ASPEED-AST2600-BMC zum Einsatz; versorgt wird das System über eine 48-V-Busbar nach OCP ORv3.

Interessant für Hardwareentwickler ist dabei auch die Validierung des Referenzdesigns. Arm nennt ausdrücklich Signal-Integrity-Simulationen und Margining für DDR5 und PCIe 6.0, Eye-Diagramm-Messungen sowie Spannungs- und Timing-Tests. Testpunkte, Debug-Header und Bring-up-Diagnosefunktionen sollen die Arbeit von Firmware- und Silicon-Validation-Teams erleichtern. Das Plattformdesign ist zudem darauf ausgelegt, ein SoC mit bis zu 350 W auch bei 40 °C Umgebungstemperatur zu betreiben.

Dass aus dem Referenzdesign auch reale Systeme entstehen, zeigt beispielsweise ASRock Rack. Dessen 2OU2N-ARM-Plattform nutzt pro Sled einen AGI-Prozessor, zwölf DDR5-RDIMM-Slots, PCIe-6.0-Erweiterungssteckplätze, OCP NIC 3.0 und E3.S-Speicher. Auch Supermicro, Lenovo und Quanta gehören laut Arm zu den OEM- und ODM-Partnern. Meta war wiederum Partner bei der Entwicklung und möchte AGI unter anderem zusammen mit dem eigenen MTIA-Beschleuniger einsetzen.

Chiplets werden zur Systemdesign-Aufgabe

Der für Entwickler spannendste Teil von AGI ist damit weniger die Zahl von 136 CPU-Kernen als die Architektur drumherum. Arm muss zwei komplexe Dies mit jeweils eigener Compute-, Speicher- und I/O-Infrastruktur so koppeln, dass daraus auf Systemebene ein möglichst kohärenter Prozessor entsteht. Gleichzeitig müssen zwölf schnelle DDR5-Kanäle sowie PCIe 6.0 und CXL elektrisch auf ein Serverboard gebracht und innerhalb eines überschaubaren Leistungs- und Kühlbudgets betrieben werden.

AGI zeigt damit exemplarisch, wie sich die Entwicklungsaufgabe bei modernen Prozessoren verschiebt: vom einzelnen großen Silizium-Die hin zum Zusammenspiel von Chiplets, Package, Speicher, High-Speed-I/O, Board und Systemkühlung. Ob Arms Versprechen bei Performance pro Watt und Rack-Dichte auch unter realen Workloads Bestand haben, müssen unabhängige Benchmarks noch zeigen. Die auf der Hot Chips offengelegte Architektur liefert dafür nun zumindest deutlich mehr technische Grundlage als die ursprüngliche Produktankündigung. (sb)

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