Unstacking the Future 3D-ICs: Der Übergang zum Design auf Systemebene

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3D‑ICs bringen neue Anforderungen auf der Systemebene mit sich. Betroffen sind nicht nur das Design, sondern auch die Architekturplanung, die Analyse, die Zuverlässigkeitsprüfung und der Test.

Die Halbleiterindustrie befindet sich an einem Wendepunkt, an dem die Rechnerstruktur neu definiert wird. Der wachsende Bedarf an KI-Rechenleistung bringt das vertraute 2D-SoC-Design an seine physikalischen Grenzen. Leistungssteigerungen entstehen deshalb nicht mehr allein durch kleinere Strukturen. Auch 2,5D- und 3D-Architekturen sowie die Integration mehrerer Chiplets spielen dabei eine wichtige Rolle.

Je nach Aufbau integrieren 3D-ICs Hunderte von Dies und Millionen von Verbindungen in einem einzigen Gehäuse. Doch mit einer höheren Packungsdichte steigen auch die Anforderungen an die elektrische Auslegung, das Wärmemanagement und die mechanische Stabilität. Diese Aspekte beeinflussen sich gegenseitig: Thermische Belastungen können mechanische Spannungen verursachen, während sich elektrische Eigenschaften auf die Wärmeentwicklung auswirken. Werden solche Zusammenhänge erst spät im Designprozess berücksichtigt, können kostspielige Änderungen am Entwurf und Verzögerungen bei der Markteinführung die Folge sein. 

Um mit 3D-Architekturen die Leistung und Zuverlässigkeit zu erreichen, die tatsächlich erzielt werden soll, sind neue Lösungen erforderlich. Daher werden 3D-IC-Lösungen benötigt, die fünf Bereiche im Designprozess früh betrachten: die Architektur, das Design, die elektrische und thermische Analyse, die Zuverlässigkeit und den Test.

Untersuchung der Architektur

Eine Methodik, die diesen frühen Abgleich unterstützt, ist die System-Technology Co-Optimization (STCO). Sie ermöglicht bereits frühzeitig architektonische und technologische Kompromisse in der Planungsphase, um leistungsstarke und kostengünstige Lösungen effizient zu entwickeln. Grundlegende Komponenten von STCO sind prädiktive Analysen, die während der Planungsphase mit einer High-Level-Modellierung und -Analyse ausgeführt werden.

Um festzustellen, welche Mikroarchitektur die Anforderungen und Ziele eines Produkts am besten erfüllt, bewertet eine prädiktive High-Level-Analyse viele verschiedene SoC-Dekompositionen auf Chiplet-Ebene. Normalerweise führt der System- oder RTL-Designarchitekt diese Analyse auf hoher Abstraktionsebene durch. Er berücksichtigt dabei auch Packaging-Technologien, verfügbare Chiplet-IP und kommerziell verfügbare Chiplet-Komponenten. Diese Überlegungen erfordern eine frühzeitige Zusammenarbeit zwischen System-, RTL-, Package-, ASIC- und Testteams – noch bevor die detaillierte Implementierung beginnt.

Einheitliches Chiplet-, Interposer- und Package-Design

Da Ingenieurteams Hunderte von Dies und Millionen von Verbindungen in einem einzigen Gehäuse integrieren, nehmen die miteinander verknüpften Multiphysik- und Zuverlässigkeitsrisiken exponentiell zu. Eine heterogene Integration kombiniert separat gefertigte Komponenten wie Chips, Speicher, Co-Packaged Optics und Sensoren in einem einzigen Gehäuse. Zum Einsatz kommen dabei Technologien wie 2,5D- und 3D-Stacking, Silizium-Durchkontaktierung (Through-Silicon Vias, TSVs). Interposer und andere Zwischenschichten sollen dabei helfen, Leistung, Energiebedarf, Fläche und Kosten zu optimieren.

Ein Implementierungs-3D-IC-Design-Flow erfordert ein kollaboratives Co-Design, einschließlich der Partitionierung auf Systemebene, der Planung der Die-to-Die-Verbindung, des Wärmemanagements und der umfassenden Verifizierung auf 3D-Systemebene.

Elektrische Analyse und Sign-off auf Systemebene

Eine heterogene Integration in 2,5D- und 3D-ICs erfordert eine elektrische Analyse auf Systemebene, die Silizium, Interposer und Brücken sowie moderne Packaging-Substratmaterialien umfasst. Werden dafür voneinander getrennte Tools eingesetzt, entstehen leicht Datensilos. Das kann manuelle Netzextraktion, wiederholte Datenübersetzungen und spätes Debugging erforderlich machen.

3D-ICs enthalten TSVs, Microbumps, Hybrid-Bonding, Feinpitch-Redistribution-Layer und komplexe organische Substrate. Die elektrischen und parasitären Eigenschaften dieser Elemente müssen deshalb möglichst früh in die Analyse einfließen. Ein durchgängiger Ablauf, der eine frühzeitige Analyse und eine Sign-off-Qualitätsanalyse des Systems unterstützt, ist unerlässlich, um Risiken zu reduzieren und den Tape-out zu beschleunigen.

Modellierung der thermischen und mechanischen Zuverlässigkeit

Die thermische und thermomechanische Analyse sowie Verifizierung sollten frühzeitig beginnen und in allen Design-Phasen kontinuierlich durchgeführt werden, um Fehlentscheidungen hinsichtlich der Architektur und des Designs zu vermeiden. Die Modellierung der mechanischen Zuverlässigkeit, die üblicherweise in getrennten Teams und oft nach Abschluss des Die- und Packaging-Designs durchgeführt wird, behindert diesen Ansatz. Modernes Packaging erfordert eine enge Zusammenarbeit.

Die Übersetzung der elektrischen Modelle in thermische und thermomechanische Modelle ist eine zentrale Herausforderung und erfordert ein umfangreiches Fachwissen. Ein integrierter „digitaler Faden“ ist erforderlich, um die Beziehung zwischen Package-Architekten und Analyse-Experten für die Thermomechanik zu verbessern. Idealerweise können Architekten Multiphysik-Simulationen eigenständig anstoßen und die Ergebnisse frühzeitig in ihre Designentscheidungen einbeziehen. Anstelle von Beschreibungen in Powerpoint, Visio oder in E-Mails können die Modelle als Kommunikationsplattform zwischen den Teams genutzt werden.

Thermische Planung mit DfT-Kenntnissen

In 3D-IC-Gehäusen kann die gleichzeitige Ausführung von High-Switching-Testmustern über mehrere Chips hinweg zu übermäßiger, momentaner dynamischer Leistung führen, die zu thermischen Hotspots, Überhitzung oder Geräteschäden führt. Konventionelle strukturelle Testroutinen funktionieren auf Die-Ebene, wobei die Koordination auf Gehäuse-Ebene fehlt, um kritische Expositionen während Stacked-Die-Tests zu erkennen oder zu verhindern. Das erhöht das Risiko für eine Verschlechterung der Zuverlässigkeit, für Fehler im Die, für eine reduzierte Testausbeute und für thermische Schädigungen im Herstellungsprozess, die sich nur schwer in den Griff bekommen lassen.

Eine durchgängige Ökosystem-Gesamtlösung

Um diesen Herausforderungen gerecht zu werden, bietet etwa Siemens ein umfassendes Portfolio an EDA-Lösungen zur Optimierung der Exploration, des Designs, der Analyse, der Verifizierung und der Tests an.

Die vereinheitlichten Innovator3D-IC-Lösungen beherrschen die Komplexität des 3D-IC-Designs dank industrieller KI und umfassender Technologien für digitale Zwillinge. Diese ermöglichen Entwicklerteams, schnellere Fortschritte zu erzielen, während des gesamten 3D-IC-Lebenszyklus enger zusammenzuarbeiten und in zukünftigen Systemen eine gute 3D-IC-Leistung zu erzielen. Das Ziel ist es, die Werkzeuge bereitzustellen, mit denen sie den Herausforderungen von heute mit Innovationen von morgen begegnen können. (sb)

* Piyush Sancheti ist VP Central Engineering Solutions (3D IC) bei Siemens EDA und Todd Burkholder ist 3D IC Technology Writer bei Siemens EDA.

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