Wafer-Test unter Stress Wenn KI-Chips die Thermodynamik neu definieren

Anbieter zum Thema

Precoplat Präzisions Leiterplatten Technik GmbH

SPEA GmbH Systeme f. professionelle Elektronik und Automation

ET System electronic GmbH

Beim Test moderner KI-Beschleuniger und Hochleistungsprozessoren können sich die Chip-Temperaturen binnen Sekunden um über 100 °C ändern. Für den Wafer-Test bedeutet das: Nicht mehr die statische Temperatur bestimmt die Qualität, sondern die Fähigkeit, extreme Lastwechsel und lokale Hotspots präzise auszuregeln.

Jahrzehntelang definierte sich die Leistung im Wafer-Test primär über den erreichbaren Temperaturbereich: Wie kalt oder heiß kann das Chuck-System den Wafer konditionieren, und wie homogen bleibt diese Temperatur über die Fläche (Uniformity) und die Zeit (Stability)? Diese statischen Anforderungen bestehen weiter, reichen aber für aktuelle High-Performance-Computing (HPC) und KI-ICs nicht mehr aus. Der Grund ist die massive Zunahme der Leistungsdichte. Während frühere Bausteine im Testbetrieb Verlustleistungen im zweistelligen Wattbereich erzeugten, setzen aktuelle KI-Beschleuniger und CPUs zeitweise mehrere hundert Watt bis hin zu über einem Kilowatt in Wärme um – konzentriert auf kleiner Die-Fläche.

Diese hohe Wärmestromdichte zwingt die Testtechnik zum Umdenken. Kann die entstehende Wärme nicht sofort abgeführt werden, schießt die Chiptemperatur (Junction Temperature (T_J)) nach oben. Die Folgen sind verfälschte Messergebnisse durch thermische Drift oder im Extremfall die Beschädigung des Device Under Test (DUT). Eine präzise, hochdynamische geregelte Wärmeabfuhr wird zur Grundvoraussetzung für reproduzierbare Testergebnisse.

Von statischer Temperierung zur dynamischen Lastnachbildung

KI-Beschleuniger, High-Bandwidth-Memory-Stacks (HBM) und andere HPC-Prozessoren bündeln Rechenleistung auf minimalem Raum. Im Betrieb, also damit auch im Test-Modus, entstehen keine homogenen Wärmefelder, sondern ausgeprägte, lokal begrenzte Hotspots, die sich innerhalb von Millisekunden aufbauen und wieder abklingen. Ein modernes Testsystem muss dieser Dynamik nicht nur standhalten, sondern sie aktiv kompensieren: Es erfordert schnelle Temperaturwechsel ohne Überschwingen, eine präzise Regelung der T_J selbst bei stark schwankender Verlustleistung des Chips und eine Temperaturgleichmäßigkeit über den gesamten Wafer, die auch unter lokaler thermischer Belastung nicht kollabiert.

Dieser Wandel vom statischen Temperaturmanagement hin zur dynamischen Lastnachbildung ist eine neue Anforderungskategorie, die Mechanik des Probers, die thermische Masse des Chucks, die Regelsoftware und die Prozessintegration gleichermaßen betrifft.

„Known-Good-Die“ als wirtschaftliche Notwendigkeit

Ein zweiter Treiber für den anspruchsvolleren Wafer-Test ist das Advanced Packaging. Moderne KI-Chips werden zunehmend als Heterogeneous Integration gefertigt. Das ist Verbund aus mehreren Chiplets und HBM-Stacks in einem einzigen, komplexen Package (System-in-Package, SiP). Dadurch wandelt sich das Prinzip des „Known Good Die“ (KGD) von einem Qualitätsziel zu einer harten wirtschaftlichen Notwendigkeit. Jeder Die, der in ein solches Package integriert wird, muss zuvor unter betriebsnahen thermischen und elektrischen Bedingungen als funktionsfähig verifiziert sein. Ein einziger defekter Die macht das gesamte, teure Package unbrauchbar, darunter auch alle bereits investierten Wertschöpfungsschritte wie Bonden und Integration der anderen (guten) Komponenten. Je mehr Chiplets pro Package kombiniert werden und je teurer Einzelkomponenten wie HBM-Stacks sind, desto kritischer wird der sogenannte Compound Yield.

Die wirtschaftliche Konsequenz ist der Shift-Left-Ansatz: Dabei werden Fehler so früh wie möglich im Prozess erkannt. Der Wafer-Test ist der früheste Zeitpunkt, an dem ein Chip unter realistischen thermischen Bedingungen vollständig parametrisch getestet werden kann, bevor er unwiederbringlich in ein Package integriert wird.

Folgen thermischer Ungenauigkeit für die Ausbeute

Wenn ein Testsystem die tatsächlichen thermischen Lastprofile eines KI-Beschleunigers nicht mit ausreichender Geschwindigkeit und Präzision nachbilden kann, entstehen zwei Risiken:

• 1. Test Escapes: Fehlerhafte Chips bleiben unentdeckt, weil sie thermisch nicht ausreichend gestresst wurden. Sie fallen erst später im Package-Test oder im Feld aus, wo die Kosten exponentiell höher sind.

• 2. Overkill: Funktionsfähige Chips werden fälschlicherweise aussortiert (Yield-Verlust), weil das Testsystem thermische Übergänge nicht sauber ausregelt. Ein Überschwingen der Temperatur kann zu Timing-Fehlern führen, die real nicht existieren, sondern Artefakte der unzureichenden Kühlung sind.

Bei Bauteilen, deren Materialkosten durch HBM und fortschrittliche Logik-Knoten enorm sind, wird die thermische Präzision des Wafer-Tests zu einem direkten Kostenfaktor.

Wie Thermochuck-Systeme dynamische Lasten regeln

Das Herzstück der thermischen Konditionierung ist das Chuck-System: Es hält den Wafer, kontaktiert ihn elektrisch (über die Probe Card) und regelt seine Temperatur. Technisch ist dies ein komplexer Regelkreis: Eine Heizeinheit im Chuck liefert die Grundtemperatur, während ein externer Chiller mit hoher Kühlleistung die aktive Verlustleistung des Chips abführen muss. Sensoren nahe der Wafer-Oberfläche melden die Ist-Temperatur zurück.

Die Herausforderung bei dynamischen Profilen liegt weniger im absoluten Temperaturbereich, sondern in der Latenz des Regelkreises und der thermischen Trägheit des Systems. Es gilt, die Temperaturschwankung am DUT (Device Under Test) auch bei sprunghafter Änderung der Verlustleistung minimal zu halten. Moderne Chuck-Systeme müssen in der Lage sein, Verlustleistungen von bis zu 5 kW bei Leistungsdichten von bis zu 100 W/cm² abzuleiten und zugleich unter dieser Dauerbelastung eine Temperaturgleichmäßigkeit (Uniformity) innerhalb von ±2 °C über den Wafer sicherzustellen. Dies erfordert optimierte Fluid-Dynamik in den Kühlkanälen des Chucks, leistungsstarke externe Chiller und schnelle PID-Regler, die die thermische Totzeit des Systems antizipieren.

Ein Ausblick

Die steigende Leistungsdichte von KI-Beschleunigern und HBM-Speichern wird die Anforderungen an den Wafer-Test weiter verschärfen. Wer in diesem Umfeld zuverlässig testen und hohe Ausbeuten sichern will, muss traditionelle, statische Testmethoden durch dynamische thermische Regelkonzepte ersetzen. Entscheidend wird sein, wie präzise schnelle Lastwechsel (high dP/dt) thermisch kompensiert werden können, ohne dass die Die-Temperatur aus dem spezifizierten Testfenster läuft. (heh)

* Klemens Reitinger ist CTO der ERS electronic GmbH, einem führenden Anbieter von Thermomanagement- und Debonding-Lösungen für die Halbleiterfertigung mit mehr als 50 Jahren Erfahrung in der Branche. Seit 2023 wird ERS bei seinem weiteren Wachstum von der europäischen Beteiligungsgesellschaft Gimv unterstützt.

(ID:50962235)