Roadmap für die Halbleiterfertigung in der KI-Ära Warum TSMC nicht nur auf die Transistorgröße setzt

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In der modernen Halbleitertechnik reicht es nicht mehr, die Transistordichte zu erhöhen. Entscheidend werden Speicherbandbreite, Die-to-Die-Interconnects und die Integration mehrerer Dies in einem Package. TSMC verbindet deshalb modernste Logikprozesse mit CoWoS, SoIC und Photonik und verschiebt die Skalierung vom Chip auf die Systemebene.

Die Fortschritte in der Halbleiterindustrie fanden jahrzehntelang vor allem über kleinere Transistoren statt. Mittlerweile verschiebt sich der Engpass zunehmend von der Rechenleistung zur Datenübertragung. Milliarden von Rechenoperationen pro Sekunde nutzen wenig, wenn die benötigten Daten nicht schnell genug aus dem Speicher bereitgestellt werden können. Deshalb werden HBM und die möglichst energieeffiziente Verbindung zwischen Speicher und Rechenlogik zu zentralen Faktoren der Systemleistung.

TSMC bündelt diese Entwicklung unter seiner Plattform 3DFabric. Sie verbindet hochmoderne Prozesse mit Advanced Packaging und unterschiedlichen Integrationsstufen – von CoWoS (Chip-on-Wafer-on-Substrate) über SoIC (System on Integrated Chips) bis hin zu optischen Interconnects.

N2 und A16: Mehr Rechenleistung pro Watt

Auf der Logikseite setzt TSMC mit N2 auf eine neue Transistorgeneration. Erstmals kommen bei TSMC Gate-All-Around- beziehungsweise Nanosheet-Transistoren zum Einsatz. Sie ermöglichen gegenüber FinFETs eine höhere Transistordichte und bessere Energieeffizienz.

Mit A16 geht die Entwicklung einen Schritt weiter. Neben der weiteren Skalierung der Nanosheets kommt eine rückseitige Stromversorgung hinzu. Power und Signale werden damit stärker voneinander entkoppelt: Über die Chip-Rückseite erfolgt die Stromversorgung, während die Vorderseite für die Signalübertragung zur Verfügung steht. Das reduziert Kontaktierungsengpässe und verbessert die Leistungsdichte, was besonders bei Hochleistungsrechnern und KI-Beschleunigern wichtig ist.

Doch selbst ein effizienterer Transistor löst das Speicherproblem nicht. Dafür muss die Rechenlogik näher an den Speicher.

CoWoS: HBM direkt neben der Rechenlogik

CoWoS bildet die zentrale 2,5D-Plattform für KI-Beschleuniger. Logic-Dies und HBM-Stacks sind dabei nebeneinander auf einem dicht verdrahteten Interposer platziert. Dieser ermöglicht eine sehr hohe Zahl paralleler Verbindungen bei kurzen Wegen für die elektrische Signalübertragung.

Mit zunehmender Rechenleistung wächst allerdings auch der Bedarf an HBM und damit die erforderliche Package-Fläche. TSMC skaliert CoWoS deshalb massiv: Für 2026 sind Interposer mit 5,5-facher Reticle-Größe (Belichtungsfeld) vorgesehen, 2028 soll eine 14-fache Variante folgen. Diese soll etwa zehn große Compute-Dies und bis zu 20 HBM-Stacks integrieren können.

SoIC: Die dritte Dimension

CoWoS skaliert vor allem in der Fläche. SoIC erweitert die Integration in die Höhe. Aktive Dies werden übereinandergestapelt und über hochdichte Die-to-Die-Verbindungen gekoppelt.

Mit CoWoS und SoIC entsteht ein dreidimensionaler Chiplet-Baukasten, bei dem unterschiedliche Funktionen auf verschiedene Dies verteilt und anschließend im Package zu einem System kombiniert werden.

Für die Leistungsfähigkeit ist dabei nicht nur die Zahl der Transistoren entscheidend. Auch die Dichte der Interconnects wird zum Skalierungsparameter. Widerstand, Kapazität, Übersprechen, Signal- und Power-Integrität müssen bei hohen Datenraten gemeinsam optimiert werden.

CPO: Das Potenzial der optischen Schnittstellen

Mit zunehmender Package-Größe und steigender Zahl von KI-Beschleunigern stößt auch die elektrische Datenübertragung an Grenzen. Lange Hochgeschwindigkeitsverbindungen benötigen leistungsfähige Schnittstellen, Entkopplung und teilweise Retimer, was den Stromverbrauch treibt.

Hier setzt Co-Packaged Optics (CPO) an. Optische Transceiver werden hierbei unmittelbar neben dem Hochgeschwindigkeits-ASIC platziert. Dadurch verkürzt sich die Strecke für die elektrische Signalübertragung drastisch.

CPO adressiert damit einen weiteren Punkt: CoWoS optimiert die Verbindung von Logik und HBM innerhalb des Packages, SoIC die vertikale Die-to-Die-Integration und CPO letztlich die energieeffiziente Kommunikation zwischen Packages und Systemen.

Von „More than Moore“ zu „More System“

TSMCs Roadmap zeigt damit einen grundlegenden Wandel. Die Prozesse N2 und A16 erhöhen nach wie vor die Rechendichte und Energieeffizienz der Logik. Daneben verbindet CoWoS Rechenleistung und HBM. SoIC erhöht die Integrationsdichte durch vertikales Stapeln. CPO erweitert die Skalierung schließlich auf die optische Kommunikation zwischen den Systemkomponenten.

Denn Faktum ist, dass es für die Weiterentwicklung der modernen Halbleitertechnik nicht nur darauf ankommt, wie viele Transistoren auf einem Die sitzen. Entscheidend ist, wie effizient Rechenleistung, Speicher und Interconnect zu einem Gesamtsystem verbunden werden.

Die nächste Generation von Halbleitern wird deshalb nicht nur auf dem Wafer entschieden, sondern zunehmend im Package und in der Verbindungstechnik zwischen den Packages. (kr)

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