Optimierung von Wandlern Intelligente Designs für GaN-Abwärtsregler

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Zu kurze Totzeiten gefährden GaN-FETs, zu lange kosten Wirkungsgrad. Doch auch die Messung kann täuschen. Wie sich Gate-Ansteuerung, Layout und Messtechnik aufeinander abstimmen lassen.

Synchrone Wandler arbeiten, indem sie einen Steuerschalter und ein synchrones Schaltelement (in der Regel einen FET) abwechselnd ein- und ausschalten. Das Timing dieses Vorgangs ist entscheidend. Ist die Verzögerung zwischen dem Ausschalten des einen Schalters und dem Einschalten des anderen länger als nötig, leidet der Wirkungsgrad. Ist die Verzögerung nicht lang genug, kann es zu einem Zustand kommen, den man als „Shoot-Through“ bezeichnet. Hierbei fließen massive Strommengen durch das Schalterpaar, was den Wirkungsgrad erheblich beeinträchtigt und Komponenten beschädigen kann.

Die Einführung von FET-Bauelementen mit großer Bandlücke wie Galliumnitrid (GaN) in der Spannungswandlung bietet eine höhere Energiedichte, schnelleres Schalten und geringere Verluste aufgrund ihrer deutlich niedrigeren Gate-Kapazität (C_g). GaN FETs haben jedoch sehr enge U_GS-Grenzwerte und verfügen über keine Body-Diode. Um die Vorteile dieser Bauteile voll auszuschöpfen, muss daher die Totzeit optimiert werden. Bild 1 zeigt eine typische Anwendung. Es handelt sich um einen 12-V/15-A-Abwärtswandler mit einem Eingangsspannungsbereich von 15 V bis 36 V, der den LTC7891 verwendet. Er wurde speziell für den Betrieb von GaN-Bauteilen entwickelt.

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Überlegungen zum Schaltbetrieb

Das Schaltnetzwerk für den Abwärtswandler mit intelligenter Null-Durchgangs-Totzeit besteht aus dem Regler, der das obere Gate (Top Gate, TG) des Schalters Q₁ ansteuert, und einem synchronen Schalter Q2 für das untere Gate (Bottom Gate, BG). Das obere Gate wird mit separaten Pull-up-/Pull-down-Widerständen (TG_UP, TG_DN) angesteuert, das untere mit separaten Pull-up-/Pull-down-Widerständen (BG_UP, BG_DN). Die Schaltströme während jedes Schaltzyklus werden mit dem Ausgangsfilternetzwerk L₁ und C_OUT gemittelt, um eine geregelte Ausgangsspannung zu erzeugen.

Ein idealer Wandler hätte verlustfreie Schalter, die sich sofort und perfekt synchron ein- und ausschalten. Zwar lassen sich GaN FETs aufgrund ihrer geringen Kapazität schneller ein- und ausschalten als andere Technologien, doch gibt es Verzögerungen zwischen dem Befehl des Controllers zum Einschalten eines Schalters und dem Erreichen des vollständig eingeschalteten Zustands durch diesen Schalter. Das Gleiche gilt für das Ausschalten des Schalters. Aufgrund dieser Verzögerung entstehen Übergangsverluste, die einen wesentlichen Anteil an den Gesamtverlusten des Schaltvorgangs ausmachen. Diese Verluste werden in Schaltwärme umgesetzt, was den Wirkungsgrad beeinträchtigt und letztlich dem FET thermische Betriebsgrenzen auferlegt.

Sind beide Schalter vollständig eingeschaltet, selbst für den Bruchteil einer Sekunde, bedeutet ein niedriger R_DS(ON) einen Kurzschluss von U_IN zur Masse, was zu einem katastrophalen Ausfall der Schalter führt. Sind beide Schalter teilweise eingeschaltet, verursachen hohe Drain-Ströme sofortige hohe Temperaturanstiege, welche die Schalter belasten und ihre Lebensdauer verkürzen.

Um dies zu vermeiden, schalten Regler einen Schalter aus und verzögern dann das Einschalten des anderen, was als Totzeit bezeichnet wird. Was passiert jedoch, wenn diese Zeit zu lang ist? MOSFETs verfügen über eine parasitäre Body Diode, die den Schaltknoten klemmt und einen Durchbruch in Sperrrichtung verhindert, solange der FET noch ausgeschaltet ist. GaN FETs hingegen verfügen nicht über diese Body-Dioden-Struktur. Sie klemmen bei einer viel höheren Spannung unter Rückwärtsspannung ab, wobei 2 V für die laterale Transistorstruktur typisch sind. Dies bedeutet, dass selbst bei moderaten Totzeiten übermäßig hohe Leistungsverluste entstehen, weshalb es für GaN-FET-Regler unerlässlich ist, die Totzeit zu minimieren.

Um dies zu bewältigen, wird in MOSFET-basierten Designs häufig eine Schottky-Diode parallel zum MOSFET über dem Synchronschalter platziert, um den Vorwärtsspannungsabfall während der Totzeit zu reduzieren. Die Sperrschichtkapazität der Diode dominiert jedoch schnell als Verlustquelle in Anwendungen mit höheren Schaltfrequenzen, für die GaN ideal geeignet ist.

Die Einfach-/Zweifach-Abwärtsregler LTC7890 und LTC7891 sind speziell für den Betrieb von GaN FETs entwickelt worden und verfügen über Pin-wählbare, intelligente, adaptive und mittels Präzisionswiderstände einstellbare Optionen zur DTC-Steuerung. Anstelle des herkömmlichen Open-Loop-Gate-Treibers wird die programmierte Totzeit dynamisch angepasst, um sicherzustellen, dass das Ein- und Ausschalten dann erfolgt, wenn der Regler es benötigt, und nicht, wenn das Gate-Signal zusammen mit parasitären Gate-Widerständen und Kapazitäten dies vorschreibt. Dies minimiert die Rückleitungsverluste und nutzt die für GaN typischen Erholungsverluste nahe Null. Anwenderinnen und Anwender müssen lediglich überprüfen, ob der programmierte Modus und das Timing korrekt implementiert sind. Der Verifizierungsprozess stellt jedoch Herausforderungen dar, die Entwicklerinnen und Entwickler zunächst bewältigen müssen.

Überlegungen zu Messung und Layout

Die Messung der Totzeit- und Überschwingungs-Verläufe erfordert besondere Aufmerksamkeit hinsichtlich der Messtechniken und der Implementierung. GaN FETs haben im Vergleich zu MOSFETs sehr strenge U_GS-Beschränkungen – typischerweise 5 V bei +6 V bis -4 V ABS_MAX. Ein starker Gate-Treiber mit parasitären reaktiven Elementen führt zu Ringing, und selbst kurze Ausschläge können GaN-Bauteile beschädigen. Die Tastköpfe selbst stellen jedoch parasitäre Reaktanzelemente dar, welche die Spannungsverläufe verzerren und falsche Informationen darüber liefern können, was das Gate ohne Messspitze sieht. Das Halten eines Tastkopfes mit der Hand unter Verwendung minimaler Hardware kann zu einer Katastrophe führen, sollte die Hand abrutschen. Die Verwendung der herkömmlichen Krokodilklemme kommt nicht in Frage.

Eine Lösung besteht darin, einen Stecker wie den MMCX-Typ oder Stiftleisten zu verwenden, die sich an MMCX-Messspitzen anpassen lassen. Während das untere Gate auf Masse bezogen werden kann, ist das obere Gate auf den Schalter bezogen, sodass eine Art isolierter Messspitze verwendet werden muss. Optische Messspitzen wie die Tektronix TIVP oder die neuere TICP, die eine geringere Drift aufweisen, können diese Isolation für die Messung am oberen Gate bieten und den MMCX-Stecker nutzen.

Die Stecker selbst sind ein Paradebeispiel für Kompromisse. Die Platzierung von oberflächenmontierten MMCX-Steckern kann physischen Platz auf der Leiterplatte beanspruchen. Dies ist ein Problem, wenn sehr enge Layouts für die Leistungsdichte erforderlich sind. Wenn der Stecker (idealerweise) direkt über dem Gate und den Source Pins des FET platziert wird, ohne zusätzliche Gate-Leiterbahnen einzuführen, kann dies das Layout stärker ausdehnen als gewünscht. Andererseits führt die Platzierung des Steckers außerhalb des Layouts zu zusätzlicher Leiterbahninduktivität und einem höheren Widerstand, was die Messgenauigkeit beeinträchtigen kann.

Eine weitere Alternative ist die Verwendung von Durchsteck-Stiftleisten, die nur für die Messung bestückt und dann für die endgültige Fertigung weggelassen werden können. Dies erfordert jedoch einen Adapter, der die parasitären Elemente leicht erhöht, sowie die Schaffung von Ringraumöffnungen auf allen Schichten im Pad Stack.

Sobald die Messtechnik validiert ist, kann mit der Überprüfung der Totzeit begonnen werden. Der erste Schritt besteht immer darin, sicherzustellen, dass der zur Messung der oberen Wellenform eingesetzte Messspitzentyp unter Verwendung einer gemeinsamen Signalquelle in Bezug auf das untere Signal entzerrt ist. Die Totzeit ist relativ, daher spielt der Versatz eines Kanals gegenüber dem anderen keine Rolle, solange ein gemeinsames Signal ohne horizontalen Offset angezeigt wird. Dadurch kann auch sichergestellt werden, dass etwaige Verstärkungsfehler und Offsets (häufige Probleme bei optischen Tastköpfen) korrigiert oder zumindest für eine spätere Anpassung nach der Messung bekannt sind. Optische Tastköpfe sollten sich thermisch stabilisieren können, bevor Daten erfasst werden, die für Entscheidungen herangezogen werden. Es ist oft sinnvoll, alle Verstärkungs- und Offset-Einstellungen aufzuzeichnen.

Vor dem Ausreizen der Leistungsgrenzen des Designs sollte nach Abschluss der Einrichtung zunächst eine Basislinien-Messung bei der niedrigstmöglichen Belastungsspannung und dem niedrigstmöglichen Strom (niedrigere U_IN beim Abwärtsregeln, höhere U_IN beim Aufwärtsregeln) durchgeführt werden. Die Gate-Überschwingung skaliert als Funktion der Eingangsspannung und des Ausgangsstroms. Wenn das für den Test verwendete Oszilloskop Referenzmarker hat, ist es hilfreich, diese an den oberen und unteren Grenzen der GaN-U_G-Datenblattspezifikation zu platzieren, um einen visuellen Anhaltspunkt für die tolerierbaren Bereiche zu erhalten. Die Schaltknoten-Wellenform dient zum Triggern; die oberen und unteren Gate-Wellenformen werden überlagert, um ein optimales Bild der Totzeit zu erhalten. Idealerweise wird eine Differenz- oder optische Messspitze zur Messung der oberen Gate-Wellenformen verwendet.

Die Gate-Verbindung abschwächen

Im Gegensatz zu monolithischen IC-Designs sind Regler dafür ausgelegt, ein breites Spektrum an Schaltelementen anzusteuern. Um eine optimale Leistung zu gewährleisten, müssen sie daher bis zu einem gewissen Grad abgestimmt werden. Wenn die Messtechnik nicht mehr zur Debatte steht, liefern die Gate- und Schaltspannungsverläufe wertvolle Informationen darüber, welche Bauteilwerte geändert werden müssen, um Schäden an den Galliumnitrid-FETs (GaN FETs) zu verhindern und den effizientesten Betrieb zu erzielen.

Um die Spitzenüberschwingung zu dämpfen, wird der Wert des Gate-Pull-up-Widerstands erhöht. Wenn das Gate langsam ansteigt und keine Überschwingung aufweist, wird der FET dadurch nicht beschädigt, aber der Regler verzögert das Ein- oder Ausschalten, um die programmierte Totzeit einzuhalten. Dies führt zu erhöhten Übergangsverlusten, die mit einem übermäßigen Gate-Widerstand verbunden sind. Um dies zu korrigieren, wird der Gate-Pull-up-Widerstand verringert.

Da ein ideales Schalten mit sofortigen Übergängen einhergeht, ist eine schnell ansteigende Spannung mit einer geringen Überschwingung innerhalb der Grenzen über den gesamten Eingangsspannungs- und Ausgangsstrombereich einem übermäßig gedämpften Gate-Spannungsverlauf vorzuziehen. Die Überschwingung des abfallenden Gate-Spannungsverlaufs wird in ähnlicher Weise durch Erhöhen oder Verringern des Gate-Pull-down-Widerstands angepasst. Ein wesentlicher Vorteil der getrennten Pull-up-/Pull-down-Leitungen ist die Möglichkeit, jeden Widerstand individuell anzupassen.

Ein schlechtes Layout oder eine zu konservative Dämpfung durch den Gate-Widerstand hat ihren Preis. Je länger der Übergang dauert – selbst bei einer aus Schwellenwertsicht garantierten Null-Durchgangs-Totzeit –, desto stärker zehren die Übergangsverluste am Wirkungsgradbudget. Dies wird durch eine thermische Analyse mit der FLIR-Bildgebungsvorrichtung bestätigt (Bild 2).

Ein weiterer wichtiger Aspekt beim Bottom Gate ist das Phantom-Einschalten, das sich als Anstieg im Klingeln zeigt, der sich den Schwellenspannungen des unteren FETs nähert; beide FETs einzuschalten ist niemals gut! Der LTC7890 und der LTC7891 verfügen über Gate-Treiber mit niedriger Impedanz, die dazu beitragen, dies zu verhindern, aber der Pull-down-Widerstand des unteren Gates sollte unter Berücksichtigung dieses Aspekts optimiert werden. Dieser Prozess der Optimierung der Gate-Ansteuerungspegel stellt sicher, dass die FETs unter allen Bedingungen sicher geschaltet werden, wobei eine intelligente Null-Durchgangs-Totzeit genutzt wird. Doch wie sollten andere Modi oder Totzeiten überprüft werden?

Auswahl der Totzeitverzögerung

In manchen Fällen entscheidet sich ein Entwickler oder eine Entwicklerin für eine bestimmte Totzeit oder ist dazu verpflichtet, sie zu verwenden. Die intelligente Null-Durchgangs-Totzeit steuert das entsprechende Gate so an, dass bei solch engen Zeitabläufen keine zerstörerischen Energiepegel verbleiben. Die adaptive Gate-zu-Gate-Totzeit nutzt die an den Gates selbst vorhandenen Schwellenwerte, die über Kelvin-Sensoren ermittelt wurden. So können unter Berücksichtigung des verfügbaren Leistungsbudgets Zeitabläufe auf eine Standard-Totzeit von 20 ns geregelt werden, bevor die zulässige thermische Belastung der FETs überschritten wird. Ein weiterer wichtiger Punkt bei der programmierbaren Totzeit am unteren R_SET Pin ist, dass sie dieselbe interne Logik verwendet, jedoch einen präzisen Offset des 20-ns-Werts von 7 ns bis 60 ns zulässt. Wenn eine dieser beiden anderen Konfigurationen verwendet wird, müssen die Triggerschwellenwerte unter Verwendung der Gate-Signale auf 1 V eingestellt werden, um zu sicherzustellen, dass das Timing wie programmiert funktioniert.

Mit zunehmender Totzeit ist es besonders wichtig, den Wirkungsgrad und die Spitzen-Hot-Spot-Temperaturen der FETs mit Wärmebildkameras unter Grenzbedingungen zu erfassen, um die thermische Reserve für geplante Umgebungsbetriebsbedingungen zu erhalten. Ähnlich wie der Gate-Widerstand hat die Totzeit einen direkten und ausgeprägten Einfluss auf die maximale thermische Belastung der FETs. Die Spitzentemperatur des oberen FETs für die hier getestete Bedingung mit 12 V Ausgangsspannung und 10 A beträgt bei Verwendung der optimierten Gate-Widerstände 56,3 °C.

Wird jedoch der R_SET-Modus verwendet, um die Totzeit auf die 35 ns zu erhöhen, die typischerweise bei Reglern ohne intelligente Null-Durchgangs- oder adaptive Regelung anzutreffen sind, steigt die Temperatur bei gleicher Ausgangsleistung um über 10 °C auf 66,5 °C. Dies ist an beiden FETs zu beobachten (Bild 3). Es wird deutlich, dass der Preis für eine konservative Herangehensweise in dieser Hinsicht Effizienz- und Wärmeverluste sind, die das Leistungsbudget schmälern.

Fazit

Während sich die Größe, die Kapazität und der Durchlasswiderstand der Teile mit jeder neuen Generation ändern, bleibt der richtige Ansatz für eine zuverlässige Messung und Funktionsüberprüfung derselbe. Es gibt schlichtweg keinen akzeptablen Ersatz für die Überprüfung des Prototypenbetriebs auf dem Prüfstand, um sicherzustellen, dass ein Design zuverlässig ist und unter Grenzbedingungen eine ausreichende Sicherheitsmarge aufweist. Mit einem fundierten Verständnis der Kompromisse und deren Abwägung lassen sich bessere Entscheidungen darüber treffen, welche Betriebsmodi und Werte für externe Komponenten verwendet werden sollen – und, was noch wichtiger ist, warum diese Entscheidungen getroffen werden. (mr)

* James R. Staley ist Industrial Power Systems Engineering Manager bei Analog Devices.

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