Milliarden für Advanced Packaging China rüstet sich für den nächsten Chip-Engpass

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Weil Transistoren allein die Rechenleistung moderner Chips nicht mehr bestimmen, wird Advanced Packaging zum strategischen Engpass. China reagiert mit einer neuen Investitionswelle: Zwischen Mai und Juli 2026 wurden Projekte im Umfang von rund 40 Milliarden Yuan angekündigt.

Chinas Advanced-Packaging-Industrie erlebt eine neue Welle des Kapazitätsausbaus. Zwischen Mai und Juli 2026 sind fast zehn große Projekte angekündigt worden, mit Investitionen von zusammen rund 40 Milliarden Yuan (knapp fünf Milliarden Euro), berichtet das Technologieportal Pandaily.

„Anders als frühere Ausbauzyklen, die auf Masse zielten, richtet sich diese Welle auf die technisch anspruchsvollsten Segmente der Packaging-Wertschöpfungskette, getrieben von der Nachfrage nach Chips für KI und High-Performance-Computing (HPC)“, schreibt das Portal.

Ein Grund ist, dass das Moore’sche Gesetz allmählich an seine Grenzen stößt. „Die Rechenleistung eines KI-Chips hängt nicht mehr allein von der Transistordichte ab. Sie hängt auch davon ab, wie viele Lagen HBM, also Hochbandbreiten-Speicher, sich übereinanderstapeln lassen“, schreibt das chinesische Halbleiter-Fachmedium Bandaoti Qianyan.

Dieses Stapeln erfordere fortgeschrittene Packaging-Technologien wie das CoWoS-Verfahren (Chip-on-Wafer-on-Substrate) von TSMC, dem großen taiwanesischen Auftragshersteller. Das Packaging entscheidet inzwischen mit über die Leistungsobergrenze eines Chips.

Qualität im Blick

„Der Fokus hat sich von der Frage, wie sich die Zahl der Transistoren pro Flächeneinheit erhöhen lässt, hin zu der Frage verschoben, wie sich die Qualität des Chips verbessern lässt“, zitierte die South China Morning Post Zheng Li, den Chef des Packaging- und Testkonzerns Jiangsu Changjiang Electronics Technology (JCET). Er sprach auf der Branchenkonferenz Semicon China.

Drei Großprojekte ragen heraus. Am 24. Juni hat JCET den Bau einer neuen Packaging- und Testfabrik in der Sonderzone Lingang in Shanghai angekündigt. 7,8 Milliarden Yuan (rund 950 Millionen Euro) sollen dort in neue Produktionslinien für hochdichte Umverdrahtungslagen (RDL), ultrafeines Bumping, großformatige heterogene Integration und Chiplet-Packaging fließen.

Nachfrage dafür gibt es vor allem im Markt für KI-Server, HPC-Systeme und Grafikprozessoren. Die erste Phase dieses Projekts soll in der zweiten Jahreshälfte 2028 in Betrieb genommen werden. „Die neuen Kapazitäten werden vor allem um die Nachfrage aus der KI-Industrie herum aufgebaut, mit besonderer Fokussierung auf Advanced-Packaging-Anforderungen rund um Rechenleistung, Datenspeicherung und Stromversorgung“, schreibt das chinesische Börsenblatt Zhengquan Shibao.

Halbleiterfertigung

Das Ende der klassischen Skalierung: Innovationstreiber Advanced Packaging

JCET habe sein Investitionsbudget für 2026 auf rund zehn Milliarden Yuan (etwa 1,2 Milliarden Euro) angehoben, ein Plus von fast 18 Prozent gegenüber dem Vorjahr. Die Auslastung lag im ersten Quartal Firmenangaben zufolge bei mehr als 80 Prozent. Die Auftragsbücher sind offenbar prall gefüllt.

Weitere Großinvestitionen

Zwei Tage nach JCET kündigte Forehope Electronic an, über acht Jahre 10,3 Milliarden Yuan (rund 1,3 Milliarden Euro) in eine Packaging- und Testbasis in Yuyao bei Ningbo zu investieren. Dort sollen vier Produktionslinien für Bumping, 2,5D-Integration, Flip-Chip und fortgeschrittenes Drahtbonden entstehen. Zielmärkte sind KI-Edge-Prozessoren, Steuerchips für Autos und hochwertige Analog-ICs.

Das dritte Großprojekt startete am 13. Juli in Jiading, einem Bezirk von Shanghai. Eine Tochter von Union Semiconductor aus Hefei investiert dort mindestens 7,5 Milliarden Yuan (mehr als 900 Millionen Euro) in das Packaging-Verfahren „HITS“, in ultrafeines Bonden, hochdichte RDL und großflächige heterogene Integration, wiederum für KI-Server und HPC-Systeme.

Ein Teil der neuen Packaging-Welle wird von der Chip-Nachfrage in der Autoindustrie getrieben. Mitte Juli unterschrieb HKC einen Vertrag für eine vier Milliarden Yuan (knapp 500 Millionen Euro) teure Packaging- und Testbasis in Shaoxing in der Provinz Zhejiang. Nach der ersten Ausbauphase sollen dort monatlich 20 Millionen verpackte Chips im 12-Zoll-Äquivalent vom Band laufen, vor allem Bausteine in Automobilqualität und Power-Analog-ICs.

Boom, auch dank der Automobilbranche

Die neuen Fabriken entstehen meist direkt neben bestehenden Waferwerken oder großen Automobilstandorten, um lokale Halbleiter-Lieferketten zu stärken, schreibt Pandaily. In Shaoxing etwa fertigt UNT bereits in großem Stil Wafer für die Autoindustrie.

Ein zweiter Fokus sind Speicherchips. Da kämpft die KI-Branche mit der „Memory Wall“, einem neuen Engpass zwischen Prozessor und Speicher. Das Packaging von Speicherbausteinen verschiebt sich deshalb, Berichten in chinesischen Fachmedien zufolge, zu Fan-Out-Architekturen und zur integrierten Verpackung von Speicher- und Rechenchips.

Huatian Technology erweitert dafür gerade seine Basis in Nanjing für drei Milliarden Yuan (rund 370 Millionen Euro), einschließlich Packaging für HBM und Tests für SSD-Controller, berichtet Pandaily. Auch Biwin Storage hat in der südchinesischen Greater Bay Area ein Projekt über eine Milliarde Yuan (rund 120 Millionen Euro) für das Verpacken von KI-Speicherchips gestartet. Zum Teil sind die Investitionen von den Technologie-Boykotten getrieben, die Washington gegen Peking verhängt hat.

„Die CoWoS-Kapazität von TSMC ist bis an ihre Grenzen ausgereizt, der amerikanische CHIPS Act pumpt Geld in das heimische Packaging, und Apple musste die Preise für MacBooks und iPads kräftig anheben“, schreibt Bandaoti Qianyan. Es sei offensichtlich, dass Advanced Packaging die Waferfertigung als knappstes Glied der Halbleiter-Lieferkette ablöse.

Roadmap für die Halbleiterfertigung in der KI-Ära

Warum TSMC nicht nur auf die Transistorgröße setzt

Packaging in Taiwan ausgelastet

Die Packaging-Kapazitäten von TSMC in Taiwan seien inzwischen mehr als komplett ausgelastet, hieß es in den Berichten. Die CoWoS-Auslastung von TSMC liege seit Längerem bei mehr als 120 Prozent. Der Anteil des Packagings an den Fertigungskosten von KI-Spitzenchips sei von weniger als zehn Prozent auf mehr als 25 Prozent gestiegen.

Investoren mögen solche „Bottlenecks“. Während Washingtons Exportkontrollen chinesischen Herstellern den Zugang zu Auftragsfertigern wie TSMC verwehren, wird das Advanced Packaging in China immer lukrativer.

Der Grund ist technischer Natur, aber einfach. Je schwerer der Zugang zu den feinsten Strukturbreiten von Chips wird, desto wichtiger wird es, aus vorhandenen Dies durch Stapeln und Verschalten mehr Rechenleistung herauszuholen.

So ist das Advanced Packaging Teil des „Chip War“ zwischen den USA und China geworden. „Das strategische Ziel der Vereinigten Staaten ist klar. Sie wollen nicht nur die Waferfertigung zurück auf amerikanischen Boden holen, sondern auch ein komplettes heimisches Ökosystem für Advanced Packaging wieder aufbauen, ein Segment, das bis in jüngster Vergangenheit fast vollständig von Asien abhängig war“, schreibt Bandaoti Qianyan.

Intel habe 8,5 Milliarden US-Dollar Direktförderung erhalten, zum Teil für Packaging-Projekte. TSMC bekomme 6,6 Milliarden US-Dollar für den Ausbau in Arizona. Samsung habe 6,4 Milliarden für Texas bekommen und der Packaging-Spezialist Amkor rund 407 Millionen US-Dollar für eine komplette Packaging- und Testfabrik, ebenfalls in Arizona.

Die Entwicklung in China spiegelt diese Anstrengungen in den USA. JCET, Huatian und Tongfu Microelectronics träten gerade in ein „seltenes strategisches Zeitfenster“ ein, schreibt Bandaoti Qianyan. In China profitieren sie davon, dass chinesische Chipkunden aus politischen Gründen einheimische Dienstleister bevorzugen. Aus dem Ausland kommt zusätzliche Nachfrage, weil die führenden internationalen Foundries ihre Ressourcen derzeit auf das 3D-Packaging konzentrieren. Die dabei überlaufenden 2,5D-Aufträge will JCET gezielt abschöpfen, schreibt Zhengquan Shibao. Selten hat die Geopolitik einer Branche in China so unmittelbar zu einem Boom verholfen wie derzeit den Verpackern von Chips. (sb)

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