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Virtueller Prozessablauf für den Aufbau einer zweireihigen CFET-Architektur: Der mit 3D Coventor simulierte Prozessablauf ging von den Spezifikationen einer „virtuellen“ CFET-Fab aus und projizierte zukünftige Verarbeitungskapazitäten und Designspielräume (H. Kuekner et al., IEDM 2024). Die Detailansicht zeigt ein TEM eines monolithischen CFET-Technologie-Demonstrators, der in der 300-mm-Reinraum-F&E-Einrichtung von imec hergestellt wurde. (Bild: A. Vandooren et al., IEDM 2024)
Standardzellarchitektur

Zweireihige CFET-Technologie für den A7-Technologieknoten

Das belgische Forschungsinstitut imec hat eine neuartige Standardzellenarchitektur für die Halbleiterfertigung in einem 0,7nm-CMOS-A7-Prozess vorgestellt. Die CFET-Architektur, die aus zwei Reihen CFETs mit einer dazwischen liegenden gemeinsamen Leitung für die Signalführung besteht, verspricht die Vereinfachung des Prozesses und eine erhebliche Reduzierung der Logik- und SRAM-Zellenfläche.

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