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Integrationsprozess Industrietauglicher 300-mm-Prozess für 2D-Transistoren

Von Sebastian Gerstl 2 min Lesedauer

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Imec, ASML und TSMC haben einen 300-mm-Prozess für Transistoren aus 2D-Materialien vorgestellt. Er soll n- und p-FETs mit 50 nm CPP auf industrierelevante Wafergrößen übertragen.

Bild 1: (A) X-Cut-HAADF-Rasterelektronenmikroskopieaufnahme eines WS2-Bauelements mit einer CPP von 50 nm, einer Kontaktlänge von 19 nm und einer Breite von 256 nm nach dem Ätzen der Gate-Anschlussleitung. (B) die entsprechende energiedispersive Röntgenspektroskopie (EDS)-Analyse(Bild: Imec)
Bild 1: (A) X-Cut-HAADF-Rasterelektronenmikroskopieaufnahme eines WS2-Bauelements mit einer CPP von 50 nm, einer Kontaktlänge von 19 nm und einer Breite von 256 nm nach dem Ätzen der Gate-Anschlussleitung. (B) die entsprechende energiedispersive Röntgenspektroskopie (EDS)-Analyse
(Bild: Imec)

Imec, ASML und TSMC haben einen neuen Integrationsprozess für Transistoren auf Basis zweidimensionaler Materialien entwickelt. Im Mittelpunkt stehen n-FETs und p-FETs auf 300-mm-Wafern. Nach Angaben der Partner wurden erstmals skalierte Bauelemente beider Polaritäten mit einem contacted poly pitch, kurz CPP, von 50 nm demonstriert.

Die n-FETs nutzen MoS₂ als Kanalmaterial. Bei den p-FETs kamen WS₂ oder WSe₂ zum Einsatz. Strukturiert wurden die Bauelemente mit EUV-Lithografie.

2D-Materialien für künftige Logikbauelemente

Übergangsmetall-Dichalkogenide wie MoS₂, WS₂ und WSe₂ gelten als mögliche Kanalmaterialien für stark skalierte Transistoren. Sie sind atomar dünn und können Silizium in bestimmten Bauelementkonzepten ergänzen oder ersetzen. Der technische Vorteil liegt vor allem in der elektrostatischen Kontrolle des Kanals bei sehr kurzen Gate- und Kanallängen. Zugleich sollen die Materialien eine ausreichend hohe Ladungsträgerbeweglichkeit ermöglichen. Der nun vorgestellte Prozess ist nach Angaben des Imec mit Back-End-Anwendungen kompatibel und soll sowohl für stark skalierte Logik als auch für Back-End-of-Line- und Wafer-Rückseitenanwendungen infrage kommen.

Zu den Ergebnissen zählen n- und p-FETs mit 50 nm CPP, ein sehr niedriger Off-Strom bei einer Gate-Spannung von 0 V sowie p-FETs mit WSe₂-Kanal, deren Leistung nahe an sehr guten Laborbauelementen liegt.

Nach Angaben der Partner waren 94 Prozent der Transistoren funktionsfähig. Als Kriterium wurde ein Verhältnis von Imax zu Imin von mehr als 10⁵ verwendet. Die n- und p-FETs wurden dabei auf demselben 300-mm-Wafer integriert.

Der Prozess soll nicht auf die drei genannten Materialien beschränkt sein. Imec, ASML und TSMC gehen davon aus, dass der Ablauf auch auf andere 2D-Kanalmaterialien übertragen werden kann.

Dünnschichttransistoren und Single-Patterning-EUV-Lithografie

Bild 2: MoS2-nFETs und WSe2-pFETs mit einem Kontaktabstand von 50 nm und einer entspannten Kanalbreite (650 nm), die auf demselben 300-mm-Wafer integriert sind, weisen eine gute Anpassung der Schwellenspannung auf. (Bild: Imec)
Bild 2: MoS2-nFETs und WSe2-pFETs mit einem Kontaktabstand von 50 nm und einer entspannten Kanalbreite (650 nm), die auf demselben 300-mm-Wafer integriert sind, weisen eine gute Anpassung der Schwellenspannung auf.
(Bild: Imec)

Ein zentraler Punkt ist der sogenannte umgekehrte Dünnschichttransistor-Prozess. Anders als bei herkömmlichen 2D-Transistoren liegen die Kontakte unten, während das Gate überlappend abgeschieden wird.

Dazu wird das TMD-Kanalmaterial auf bereits vorstrukturierte Gräben übertragen, die mit Wolfram gefüllt sind und als Kontakte dienen. Dieser Aufbau soll dazu beitragen, dass beide Transistorpolaritäten bei 0 V Gate-Spannung abschalten.

Für die Skalierung spielte laut den Partnern Single-Patterning-EUV-Lithografie eine wichtige Rolle. Damit wurden Transistoren mit Kanallängen bis hinunter zu 28 nm und einem Pitch hergestellt, der zu fortgeschrittenen Transistorknoten passt.

TSMC bewertet die Arbeit als Beitrag zur Verringerung technischer Risiken beim Übergang vom Labor zur Fertigung. ASML verweist auf die höhere Auflösung der EUV-Lithografie, die kleinere Strukturen als frühere Lithografieverfahren ermöglicht. (sg)

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