Vertrauensvoll vernetzen RISC-V-Sicherheitschip „Made in Germany“ für vernetzte Geräte

Quelle: Fraunhofer AISEC 2 min Lesedauer

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Die Fraunhoefer-Institute IIS, EMFT und AISEC haben einen Sicherheitschip auf RISC-V-Basis entwickelt, der vernetzte Geräte besser absichern soll. Das Secure Element setzt auf Open-Source-Hardware und unterstützt Post-Quanten-Kryptografie.

Das ist das System aus Deutschland, das Europa in Sachen Cybersicherheit bei vernetzen Geräter aller Art Souveränität und Transparenz geben soll: Das Fraunhofer-„RISC-V Secure Element“. Hier mehr dazu ...(Bild:  Fraunhofer IIS / J. Ernst)
Das ist das System aus Deutschland, das Europa in Sachen Cybersicherheit bei vernetzen Geräter aller Art Souveränität und Transparenz geben soll: Das Fraunhofer-„RISC-V Secure Element“. Hier mehr dazu ...
(Bild: Fraunhofer IIS / J. Ernst)

Mit dem „RISC-V Secure Element“ haben das Fraunhofer-Institut für Integrierte Schaltungen (IIS), für Angewandte und Integrierte Sicherheit (AISEC) und für Elektronische Mikrosysteme und Festkörper-Technologien (EMFT), nun einen Sicherheitschip entwickelt, der vollständig in Deutschland designt und gefertigt wurde. Das Design basiert auf transparenter „Open Source“-Hardware. Er integriert Post-Quanten-Kryptografie und ist als eigenständiger Chip oder „System on“-Komponente einsetzbar, wie die Forscher sagen. Mit ihm soll demnach eine vertrauenswürdige und anpassbare Möglichkeit geschaffen werden, im Falle von vernetzten Geräten mit Ansprechpartnern in der EU, die Anforderungen des europäischen Cyber Resilience Acts (CRA) besser erfüllen zu können. Opentitan, ein offenes Hardwaredesign sei dafür der Ausgangspunkt, heißt es.

Technologische Souveränität und Transparenz aus Deutschland

Aufbauend auf dieser, wie nochmals betont wird, vertrauenswürdigen Basis haben die beteiligten Fraunhofer-Institute folglich einen Chip entwickelt, der in der „Globalfoundries 22 nm FDSOI“-Technologie in Dresden gefertigt wurde. Die Entwicklung und Fertigung in Deutschland schafft nicht zuletzt technologische Souveränität und Transparenz über die gesamte Wertschöpfungskette hinweg, wie es weiter heißt.

Transparenz sei beim Thema Sicherheit bekanntlich besonders wichtig. „Unser Ziel war es deshalb, aus öffentlich verfügbarer Hardware einen Chip zu bauen, der in Deutschland designt und gefertigt wird, um so die erforderliche Transparenz zu erreichen“, kommentiert Andreas Seelos-Zankl, Projektleiter am AISEC.

Chip bietet anpassbare Sicherheit für viele Geräteklassen

Ein weiterer Vorteil ist die Anpassbarkeit, denn durch die enge Kooperation mit dem Chiphersteller Globalfoundries können verschiedene Varianten mit speziellen Beschleunigern, Schnittstellen oder zusätzlichen Sicherheitsfunktionen – auch in kleineren und mittleren Stückzahlen – entstehen, oder als kundenspezifischer Vertrauensanker, eben in einem größeren „System on“-Chip integriert werden. Darin bestehe ein entscheidendes Alleinstellungsmerkmal des Fraunhofer-„RISC-V Secure Elements“.

Für große Chiphersteller sei es demnach außerdem nicht wirtschaftlich, Chipvarianten in kleinen Stückzahlen zu fertigen. „Wir können die nötigen Anpassungen machen und Unternehmen so auch kleinere Stückzahlen liefern“, merkt Seelos-Zankl dazu an.

Cybersicherheit muss von Anfang an im „Silizium“ drin sein!

Langfristig soll das Fraunhofer-System dazu beitragen, dass vertrauenswürdige Hardware in deutlich mehr Alltags- und Industriegeräte integriert wird. Um das zu schaffen, geht die Arbeit der beteiligten Fraunhofer-Institute kontinuierlich weiter. Und zwar mit der Entwicklung nachfolgender Chipvarianten. Warum es so wichtig sei, Sicherheit direkt in der Hardware zu verankern, bringt Dr. Augusto Wankler Hoppe, technischer Projektleiter am Fraunhofer IIS, auf den Punkt: „Cybersicherheit lässt sich nicht nachträglich hinzufügen. Sie muss von Anfang an im Silizium verankert sein!“

Mit dem neuen Element hat man nun aber eine offene, europäische Hardware-„Root of Trust“ entwickelt, die sowohl heutigen Cyberangriffen als auch den Anforderungen der „Post Quantum“-Ära und regulatorischen Vorgaben wie eben dem CRA gewachsen ist. Komplementär dazu wird die Funktionalität auf Prozessebene auch in dem durch CC EAL6 zertifizierten Sicherheitslabor des Fraunhofer EMFT mit „Reverse Engineering“-Analyseverfahren detailliert geprüft. Dazu nutzt man etwa licht- und infrarotmikroskopische Verfahren sowie ein speziell entwickeltes Chip-Scanning mittels Rasterelektronenmikroskopie. Die Methoden erreichen Auflösungen im Nanometerbereich und machen selbst kleinste Strukturen des „RISC-V Secure“-Elements eindeutig sichtbar, wie man abschließend erklärt.

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