Design-Flow-Anpassungen für neue Leistungsgrenzen Der 2-Nanometer-Prozess und die Performance-Falle

Die explodierende Nachfrage nach KI-Chips treibt den Ausbau von Fabs für fortgeschrittene Knoten in ungeahnte Höhen – es geht in Richtung 12-Zoll-Wafer. Während die Halbleiterindustrie in neue 12-Zoll-Fabs investiert, verlieren ältere 6-Zoll-Fertigungen in Europa zunehmend an Bedeutung.

Mit 2 nm hat die Halbleiterfertigung einen Punkt erreicht, an dem die weitere Verkleinerung von Strukturen allein keine verlässlichen Leistungssprünge mehr garantiert. Gate-all-around-Transistoren erhöhen zwar Dichte und Energieeffizienz, doch Widerstände, parasitäre Kapazitäten, Stromversorgung, Fertigungsstreuungen und Wärmeabfuhr bremsen den Fortschritt auf Chip- und Systemebene.

Seit etwa der 22-/28-nm-Generation hat die Nanometer-Zahl im Namen keine Verbindung mehr zu einer messbaren physischen Struktur auf dem Chip – weder zur Gate-Länge noch zu irgendeiner anderen Dimension. Intels aktuelles „10 nm“ etwa entspricht in der Dichte eher TSMCs und Samsungdatums „7 nm“, und die „Angström-Ära“ (20A, 18A) suggeriert mit dem Buchstaben A lediglich eine Größenordnung von rund 2 nm, ohne dass eine reale Angström-Dimension gemeint wäre. Die IEEE selbst weist in ihrer International Roadmap for Devices and Systems (IRDS) darauf hin, dass die projizierten physikalischen Kenngrößen unabhängig von der Node-Namensgebung der einzelnen Foundrys zu lesen sind. Die relevanten Geometriegrößen Contacted Poly Pitch (CPP), Minimum Metal Pitch (MP) und Cell Height sind zwischen TSMC, Intel und Samsung nicht standardisiert – „2 nm“ bei drei Herstellern kann drei unterschiedliche CPP/MP-Kombinationen bedeuten.

Wer also „2 nm“ mit einer bestimmten technischen Reife gleichsetzt, vergleicht in Wahrheit Äpfel mit Birnen. Hinzu kommt: Die Diskrepanz zwischen der realen Performance verschiedener Chip-Designs in 2‑nm-Prozessknoten resultiert nicht zuletzt auch aus Entscheidungen rund um die Verdrahtung und die Stromversorgung.

Gleich und doch anders

Die drei führenden Logikfoundrys setzen in ihren jüngsten Leading-Edge-Generationen auf GAAFET (Gate-All-Around-Transistoren) und lösen damit FinFET in den fortschrittlichsten Prozessen ab. TSMC nennt seine Variante Nanosheet, Samsung MBCFET (Multi-Bridge-Channel-FET), Intel RibbonFET. TSMC und Samsung ordnen diese Transistor-Generation ihren 2-nm-Nodes N2 und SF2 zu; Intel führt die vergleichbare Architektur unter der Bezeichnung 18A.

Technisch handelt es sich um drei Ausprägungen desselben Prinzips: Das Gate umschließt den Kanal von allen Seiten, verbessert die elektrostatische Kontrolle und verschafft dem Transistor Spielraum bei Leistung, Leckstrom und Skalierung – zumindest auf Bauelementeebene. In der Designpraxis zeigt sich ein anderes Bild: Der 2-nm-Knoten macht nicht automatisch einen schnelleren Chip.

Eine belastbare Einzelkennzahl für den 2-nm-Prozessknoten ist die tatsächliche Transistordichte in Millionen Transistoren pro mm² (MTr/mm²) für eine definierte Standardzellenmischung. Nach Techinsights-Analysen zu den IEDM/ISSCC-Papern liegt die High-Density-Logikdichte bei TSMC N2 bei rund 313 MTr/mm², bei Intel 18A bei rund 238 MTr/mm² und bei Samsungs SF2/SF3P bei rund 231 MTr/mm². Diese Zahl hängt stark von der angenommenen Zellmischung (Logik/SRAM/Analog) ab und ist zwischen Foundrys nur bedingt vergleichbar, wenn den Halbleitern nicht exakt dieselbe Zellkonfiguration zugrunde liegt.

Weil Logikdichte stark vom Design abhängt, nutzt die Branche seit Langem die SRAM-Bitzellenfläche als vergleichsweise nüchternen Reifegrad-Indikator, da SRAM-Arrays hochgradig standardisiert sind. Herstellerangaben zu Performance/Power/Area (z. B. TSMCs „15 % mehr Takt oder 30 % weniger Leistungsaufnahme gegenüber N3E“) stammen aus IEDM-Papern mit realen Testchips und Ringoszillator-Messungen, sind also nicht rein spekulativ. Problematisch werden Cross-Vendor-Rankings: Sie basieren auf Foundry-Kennzahlen und einer Extrapolationsmethode statt auf realen Silizium-Messungen an identischen Testschaltungen.

Reale Ausbeutedaten werden fast nie offiziell veröffentlicht; verlässlicher sind indirekte Signale, darunter HVM-Disziplin, die Zahl bestätigter Kunden-Tape-outs, Kapazitätszusagen und tatsächliche Wafer-Auslieferungen sowie die Schwankungsbreite der Prozessparameter (Vt-Sigma) über mehrere Fertigungslose hinweg.

Selbst ein physikalisch fertiger Prozess ist ohne Design-Ökosystem nicht nutzbar. Prüfkriterien umfassen:

• PDK-Zertifizierungsstatus bei den großen EDA-Anbietern (wie im Artikel am Beispiel Siemens EDA/Calibre für TSMC N2/A16 beschrieben),

• Vollständigkeit der IP-Bibliotheken (Speicher-Compiler, High-Speed-SerDes, Analog-IP),

• Verfügbarkeit von Multi-Project-Wafer-Shuttles für kleinere Kunden,

• Zahl und Reife der Sign-off-Ecken (Corner-Modelle), die eine belastbare Aussage über Timing-Schließung unter realen Fertigungsschwankungen erlauben.

Mangels belastbarer Vergleichswerte haben die Design-Teams die Qual der Wahl. Eine Reihe 2-nm-spezifischer Herausforderungen sorgt für zusätzliche Überraschungen.

Schalten und … warten

Der unbestrittene Leistungsgewinn des GAAFET-Transistors verpufft auf dem Weg zum fertigen Chip in der Summe schleichender Verluste und einer Kaskade kumulierter Engpässe: in der lokalen und globalen Verdrahtung, im Stromversorgungsnetz, in Platzierung und Routing-Kongestion, in Spannungs- und Temperaturvariation – und letztlich im Sign-off.

Die von den Foundrys kommunizierten PPA-Werte (Power, Performance, Area) sind Aggregatgrößen aus foundrydefinierten Testchips, Referenzblöcken und Betriebspunkten. Sie lassen sich nicht direkt in belastbare Timing- oder Power-Budgets für ein konkretes Produkt übersetzen. TSMC nennt für N2 gegenüber N3E 10 bis 15 Prozent mehr Performance bei gleicher Leistungsaufnahme oder 25 bis 30 Prozent weniger Leistungsaufnahme bei gleicher Performance sowie 15 Prozent höhere Chipdichte – nicht zu verwechseln mit der in Sekundärquellen oft genannten „Transistordichte“.

Belegt wird die N2-Reife unter anderem mit einem Logik-Testchip mit mehr als drei Milliarden Gates und einem SRAM-Testchip mit über 90 Prozent Yield nach 1.000-Stunden-HTOL-Qualifikation. Das sind zwar belastbare, aber produktferne Nachweise ohne Garantie für ein reales SoC mit eigenem Power-Grid und individuellem Betriebsprofil. Wer Foundry-KPIs ungeprüft in ein Projekt-Timing-Budget übernimmt, riskiert spätestens im ersten Sign-off-Lauf negativen Slack oder unerwartete Power-Integritätsprobleme.

Auch die Fertigungsreife selbst bleibt Verschlusssache: TSMC veröffentlicht für den N2-Start keine offizielle Yield-Zahl; in der Fachpresse kursierten für die frühe Rampe unbestätigte Schätzungen von 70 bis 80 Prozent. Bei Samsungs SF2 zeichnen Branchenschätzungen eine ähnlich lückenhafte Kurve: rund 50 Prozent zum Produktionsstart des Exynos 2600 im September 2025, laut einem Bericht von Anfang August 2026 inzwischen rund 60 Prozent – bei 70 Prozent gilt in der Branche die Schwelle, ab der sich große Kundenverträge wirtschaftlich in die Massenfertigung überführen lassen.

Interconnect als Bottleneck

Der eigentliche Grund für die wachsende Entkopplung der Node-Bezeichnung von der tatsächlichen Chip-Performance liegt in der Physik der Verdrahtung.

Mit jeder Skalierungsstufe schrumpft der Querschnitt der Kupferleitungen, während ihr elektrischer Widerstand überproportional zunimmt: Barriere- und Linerschichten beanspruchen einen wachsenden Anteil des ohnehin knappen Leiterquerschnitts, und Elektronenstreuung an Oberflächen und Korngrenzen verstärkt den Widerstandsanstieg zusätzlich noch. Ein wachsender Anteil der Pfadverzögerung entsteht dadurch nicht mehr im Gate, sondern in der Leitung selbst – RC-Delay wird zu einer zentralen Timing-Determinante.

Konkrete, node-spezifische Metallpitch-Werte für aktuelle N2-, SF2- und 18A-Implementierungen veröffentlichen die Foundrys nicht; die BEOL-Geometrie bleibt weitgehend proprietär. Belastbar ist die generelle physikalische Aussage, dass Sub-20-nm-Metallpitches für die fortgesetzte Skalierung jenseits der 2-nm-Klasse relevant werden – das ist jedoch eine andere Aussage als eine direkte, Foundry-übergreifende Pitch-Angabe für heutige 2-nm-Prozesse.

Die Materialentwicklung zielt entsprechend auf dünnere, aber ebenso wirksame Diffusionsbarrieren und Liner. Applied Materials stellte 2024 einen Ruthenium-Kobalt-Liner (RuCo) vor, der die Liner-Dicke auf unter 20 Ångström reduziert – rund ein Drittel weniger als bei bisherigen Lösungen. Dadurch vergrößert sich der für Kupfer verfügbare Querschnitt; nach Herstellerangabe sinkt der Leitungswiderstand um bis zu 25 Prozent. Die Technologie ist nach Angaben von Applied Materials bereits bei führenden Logikherstellern im Einsatz und seit der 3-nm-Generation qualifiziert; sie verdrängt in kritischen Metalllagen etablierte Barrier- und Liner-Stacks aus Tantalnitrid (TaN) und Kobalt. Seedless-Kupferabscheidung und neue Dielektrika ergänzen das: Sie verbessern die lückenfreie Füllung schmaler Leitungen und damit deren elektrische Zuverlässigkeit.

Stromversorgung als Engpass

Bei klassischer Frontside-Power-Delivery konkurrieren Signal- und Stromversorgungsnetz um dieselben BEOL-Metalllagen. Je schmaler und länger ein Versorgungspfad ausfällt, desto größer wird sein ohmscher Spannungsabfall – der IR-Drop – zwischen Versorgungseinspeisung und Transistor. Die Folgen reichen von längeren Zellverzögerungen und verschobenen Clock-Arrival-Times bis zu Timing-Verletzungen in PVT-Corners, die bei höheren Spannungsmargen noch unkritisch waren.

Backside Power Delivery Networks (BSPDN) verlagern das Stromversorgungsnetz auf die Rückseite eines stark ausgedünnten Wafers und trennen es damit physisch von der Signalverdrahtung. Dadurch verkürzen sich die Versorgungspfade, und ihr Widerstand kann deutlich sinken; Semianalysis beziffert den Effekt auf etwa eine Größenordnung.

Die drei Foundrys vollziehen diesen Architekturwechsel zu unterschiedlichen Zeitpunkten. TSMC hält N2 und N2P noch bei Frontside-Power; A16 führt Backside-Power ein und bleibt laut einem TSMC-eigenen VLSI-Fachpapier (Juni 2026) sowie einem Bericht vom 13. August 2026 weiterhin für das vierte Quartal 2026 vorgesehen. Intel hat sie mit PowerVia bereits in 18A produktiv umgesetzt, Samsungs SF2Z bleibt terminlich unklar.

Designkonsequenz: Die Foundry-Wahl ist automatisch auch eine Wahl der Power-Delivery-Architektur und des Zeitpunkts, ab dem IR-Drop-Constraints das Floorplanning strukturell entlasten.

Die konkreten Anforderungen unterscheiden sich je nach Implementierungsansatz deutlich. Imecs nTSV/BPR-Konzept erfordert eine extreme Waferdünnung auf wenige hundert Nanometer Restsilizium sowie eine Overlay-Genauigkeit von besser als 10 nm zwischen Backside-Via und Power-Rail. Direct-Contact-Architekturen, bei denen die rückseitige Metallisierung unmittelbar an Gate- oder Source/Drain-Strukturen angebunden wird, verlangen dagegen ein nochmals engeres Overlay-Budget von rund 3 nm.

Auf der thermischen Seite hat Imec anhand hochauflösender Simulationen einer Cloud-CPU-SoC-Architektur einen möglichen lokalen Temperaturanstieg von bis zu 14 Grad Celsius gegenüber klassischer Frontside-Power-Delivery ermittelt, weil die dünne Restsiliziumschicht als seitlicher Wärmespreizer weitgehend ausfällt. Power-, Timing- und Thermal-Sign-off müssen deshalb als gekoppelter Optimierungsprozess behandelt werden; sie lassen sich nicht mehr sequenziell gestalten.

Streuung als Sign-off-Risiko

GAAFET-Transistoren bringen ihre eigene Variabilitätsdimension mit: Backside-Metallisierung und die für Direct-Connect-BSPDN nötigen Nano-TSVs erzeugen mechanische Spannungsprofile, die Kanalverspannung, Ladungsträgermobilität und damit den Drive Current der Nanosheet-Kanäle beeinflussen können – je nach Transistorposition und Chip-Layout unterschiedlich stark. Moderne Sign-off-Flows fassen das über Layout-abhängige Timing-Variation und Layout-Proximity-Effekte.

Auf der Elektromigrationsseite kommt eine statistische Komponente hinzu: Identische Metallleitungen mit gleicher Geometrie und Last können aufgrund unterschiedlicher Korngrößen und Kristallorientierungen unterschiedliche Time-to-Failure-Werte zeigen. Als Ausfallkriterium gilt in der EM-Forschung oft ein Widerstandsanstieg von rund zehn Prozent gegenüber dem Ausgangswert – eine verbreitete Messkonvention, aber kein universeller Sign-off-Grenzwert. Mit sinkendem Metallquerschnitt und steigender Stromdichte nimmt die erwartete EM-Lebensdauer weiter ab und verschärft den Zielkonflikt zwischen Performance und Zuverlässigkeit – besonders bei 3D-Integration mit ihren mechanischen Restspannungen.

Sign-off nicht wie gedacht, sondern neu gedacht

Für Design-Teams folgt daraus eine klare Konsequenz: Timing-, Power- und Reliability-Signoff müssen bei 2 nm früh beginnen, eng verzahnt sein und in kurzen Iterationen erfolgen – nicht erst spät und nacheinander. Wie weit diese Kopplung gehen muss, hängt jedoch von einer Reihe von Variablen ab, darunter Produktklasse, Bibliothek, PDN-Architektur und die jeweiligen Zuverlässigkeitsziele.

Ein konkretes Beispiel zeigt, wie sich das im Layout niederschlägt.

TSMCs NanoFlex-Technologie, mit N2 eingeführt, ist keine Variation der Nanosheet-Breite, sondern Flexibilität in der Standardzellenarchitektur: Innerhalb desselben funktionalen Blocks lassen sich kurze Zellen mit minimaler Fläche und hoher Energieeffizienz mit hohen Zellen für maximale Performance kombinieren, statt für den gesamten Block einen einheitlichen Kompromiss einzugehen.

Cadence hat seine Implementierungswerkzeuge entsprechend auf N3, N2, A16 und A14 ausgerichtet, mit der für A14 weiterentwickelten Variante Nanoflex Pro als einem Schwerpunkt. Das Ziel besteht darin, Front-End-Placement- und Back-End-Routing-Regeln so aufeinander abzustimmen, dass sich die Korrelation zwischen Pre-Route- und Post-Route-Timing verbessert. Dies ist ein direkter Hebel gegen späte Sign-off-Überraschungen aus Congestion und RC-Fehlschätzungen.

Praktische Konsequenz: Ein Floorplan-Team muss bereits in der Blockpartitionierung festlegen, welche Bereiche kurze Zellen für Energieeffizienz und welche hohe Zellen für Taktfrequenz erhalten – das fließt unmittelbar in Power-Grid-Dimensionierung, Makro-Platzierung und späteres IR-Drop- und Timing-Sign-off ein. Bei A16 kommt ein zweiter Effekt hinzu: Die Super-Power-Rail-Architektur verlagert Power-Netze auf die Chiprückseite, wodurch sich Frontside-Metalllagen dichter für Signalrouting nutzen lassen – eine Routing-Reserve, die Floorplanning-Teams schon in der Architekturplanung einplanen sollten.

Roadmaps vs. Umsetzung

Die Kluft zwischen Roadmap-Ankündigung und produktionsreifem Design-Flow bleibt real, verändert sich aber ständig. N2 ist seit dem vierten Quartal 2025 in Volumenproduktion und läuft laut Marktbeobachtern mit einer Anfangs-Yield von rund 70 Prozent an den TSMC-Standorten Hsinchu und Kaohsiung an; N2P folgt in der zweiten Jahreshälfte 2026. A16 bleibt, wie oben ausgeführt, für Q4 2026 vorgesehen.

TSMC hat seine Roadmap zusätzlich bis 2029 um N2U, A14 sowie deren Ableger A13 und A12 erweitert – überwiegend inkrementelle Performance-, Effizienz- und Dichtegewinne, mit A12 als zweiter Backside-Power-Generation für KI-Workloads.

Designkonsequenz: EDA-Zertifizierungen hinken solchen Roadmap-Ankündigungen nach. Synopsys und Cadence haben ihre Kooperation mit TSMC im April 2026 auf N3, N2, A16 und A14 ausgeweitet, doch für A14 läuft die PDK-Abstimmung noch – vollständig zertifiziert sind aktuell nur N2 und A16. Die Sign-off-Herausforderung ist damit nicht gelöst, sondern verschiebt sich auf die nächste Nodegeneration.

Wie uneinheitlich „zertifiziert“ dabei gemeint sein kann, zeigt ein deutsches Beispiel: Siemens EDA, der aus dem 2017 übernommenen US-Anbieter Mentor Graphics hervorgegangene EDA-Geschäftsbereich des Münchner Siemens-Konzerns, hatte sein Calibre-nmPlatform-Werkzeug für physische Verifikation (DRC/LVS) bereits 2023 für TSMCs N2 zertifiziert und im April 2026 zusätzlich für A16 und A14. Synopsys und Cadence haben dagegen nur ihre Implementierungs- und Sign-off-Flows bis A16 vollständig zertifiziert; für A14 läuft dort die PDK-Abstimmung noch. Für Design-Teams heißt das: „zertifiziert“ gilt häufig nur für einzelne Werkzeugklassen, nicht automatisch für den gesamten Flow – vor Projektstart lohnt sich der Blick auf den Zertifizierungsstand jedes einzelnen Tools.

Auch bei Samsung bleibt die Lage in Bewegung: Die Foundry hat im August 2026 ihre Roadmap überarbeitet, den 1,4-nm-Prozess SF1.4 von ursprünglich 2027 auf 2029 verschoben und konzentriert sich in der Zwischenzeit auf die Ausdifferenzierung der SF2-Familie. Für die deutsche Automobilindustrie ist das keine abstrakte Roadmap-Planung: Der Zulieferer Continental hat bereits 2023 eine strategische Partnerschaft mit dem US-Chiphersteller Ambarella für Fahrerassistenz- und Automatisierungssysteme geschlossen, Serienstart ab 2027.

Ambarella zählte nach Branchenberichten zu den frühen Kunden von Samsungs 2-nm-Automotive-Prozess SF2A. In Samsungs aktuellster öffentlicher 2-nm-Roadmap vom Sommer 2026 sucht man die Kennung SF2A genauso wie die SF2Z mit BSPDN vergeblich, und Ambarella selbst bezeichnet den getapten Chip inzwischen nur noch als „semi-custom“-Design.

Ambarella hat sein erstes 2-nm-Design bei Samsung bereits auch schon zum Tape-out gebracht (bestätigt in Ambarellas CES-Investor-Update vom Januar 2026 sowie im 10-K-Jahresbericht). Ob und in welcher Form SF2A tatsächlich eingeführt wird, ist derzeit offen. Verzögerungen bei dessen Qualifizierung oder Hochlauf könnten die Verfügbarkeit künftiger Automotive-SoCs beeinflussen und auf Serienanlaufpläne deutscher Zulieferer durchschlagen.

Am 25. Juli 2026 verkündeten Samsung und Broadcom eine bis 2030 laufende Zusammenarbeit im Wert von voraussichtlich mehr als 200 Milliarden US-Dollar. Sie umfasst fortgeschrittene Packaging-Technologien einschließlich 2.3D und 2.5D.

Für ein konkretes Projekt ist nicht allein der Node entscheidend, sondern ob und wann die gewählte Prozessplattform Backside Power in der benötigten IP-, Bibliotheks- und Kapazitätsreife bereitstellt. Hinzu kommt das Zusammenspiel aus Yield, HBM-Lieferfähigkeit und Advanced Packaging im erforderlichen Volumen.

Fazit

Bei 2 nm sagt die Node-Bezeichnung wenig über die tatsächlich erreichbare Chip-Performance aus. Die physikalischen Grenzen haben sich von der Gate-Länge in die Metalllagen und das Stromversorgungsnetz verschoben: steigende Interconnect-Resistivität, IR-Drop-getriebene Timing-Verletzungen und eine wachsende Zahl statistischer Variabilitätsquellen bestimmen zunehmend, was ein Design tatsächlich zu leisten vermag.

Backside Power Delivery ist die wichtigste architektonische Antwort auf diese Verschiebung, bringt aber eigene Sign-off-Komplexität in Form neuer thermischer, mechanischer und Overlay-Constraints mit – und sie kommt bei den drei großen Foundrys zu unterschiedlichen Zeitpunkten und in unterschiedlicher Reihenfolge.

Wer bei 2 nm ein Design ins Silizium bringen will, muss Timing-Budgets, Floorplanning und Sign-off-Strategien an die neuen physikalischen Engpässe anpassen. Timing-, Power- und Reliability-Sign-off sollten früher im Flow beginnen, enger miteinander verkoppelt sein und dort, wo die Reliability-Anforderungen es verlangen, variation-aware statt rein deterministisch rechnen. Wer diese Anpassungen vornimmt, kann die realen PPA-Vorteile von 2 nm heben. Wer sich auf die Foundry-Kennzahlen verlässt, stolpert in die Performance-Falle. (sb)

* Anna Kobylinska und Filipe Pereia Martins arbeiten für McKinley Denali, Inc., USA.

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