Chipentwicklung Wie NanoIC mit Prozessdesign-Kits Chiparchitekturen vorantreibt

Anbieter zum Thema

Imec VZW

Incap Electronics Germany GmbH

MicroConsult Academy GmbH

RECOM Power GmbH

Von intensiven KI-Workloads bis hin zur Echtzeit-Entscheidungsfindung in autonomen Systemen – die Nachfrage nach hoher Rechenleistung wächst weiterhin exponentiell, wodurch die Skalierbarkeit der Rechenleistung zu einer der entscheidenden Herausforderungen für das Halbleiter-Ökosystem wird.

Viele Jahre lang wurde dieser steigende Bedarf an fortschrittlicher Rechenleistung weitgehend durch die Transistorskalierung gedeckt, wobei bei Erreichen jedes neuen Knotens vorhersehbare Verbesserungen hinsichtlich Leistung, Energieeffizienz und Kosten erzielt wurden.

Heute hat sich der Engpass über die reine Rechenleistung hinaus verlagert: Speicherbandbreite und Latenz, der Energieaufwand für den Datentransfer sowie die Effizienz der Verbindungen zwischen Recheneinheiten, Speicher und Chiplets sind gleichermaßen zu entscheidenden Faktoren geworden, was das Chipdesign erheblich komplexer macht.

Um dieser wachsenden Designkomplexität gerecht zu werden und Innovationen im Wettlauf um fortschrittliche Rechenleistung aktiv zu unterstützen, hat NanoIC seine fortschrittlichen Prozess-Design-Kits (PDKs) entwickelt. Diese PDKs, die in der europäischen NanoIC-Pilotlinie bei imec erstellt wurden, bieten einen frühzeitigen, technologieintegrierten Zugang zu zukünftigen Logik-, Speicher- und Verbindungstechnologien. Sie ermöglichen es Designern und Systemarchitekten, den Lernprozess zu beschleunigen, Design-Kompromisse zu untersuchen und Architekturen der nächsten Generation zu gestalten, lange bevor industrielle PDKs verfügbar sind.

NanoIC unterscheidet zwei sich ergänzende Arten von PDKs: „Pathfinding-PDKs“ und „System-Exploration-PDKs“. Jede davon befasst sich mit unterschiedlichen Herausforderungen, von der Erforschung zukünftiger Logikkonzepte bis hin zur Validierung fortschrittlicher Speicherarchitekturen und Verbindungsstrukturen auf Systemebene.

Pathfinding PDKs zur Erforschung von Logik-Knoten jenseits von 2 nm

Die PDKs zur Design-Erkundung konzentrieren sich auf die Erforschung fortschrittlicher Technologien jenseits von 2 nm, wobei der Schwerpunkt vor allem auf Logik-Knoten liegt. Sie basieren auf Vorhersagemodellen, die aus den Prozessabläufen von imec abgeleitet wurden, und wandeln modernste Logiktechnologien in ein spezifisches Design-Toolkit um, das eine frühzeitige Bewertung von Leistungsaufnahme und Leistung sowie architektonische Entscheidungsfindung ermöglicht.

Insbesondere für Forschungsinstitute und den akademischen Bereich stellen diese Design-Pathfinding-PDKs einen wichtigen Schritt auf der Lernkurve dar. Da fortschrittliche Logik-Knoten zunehmend komplexer geworden sind, haben sich die traditionell an Universitäten verwendeten höheren Abstraktionsebenen allmählich von der Realität der physikalischen Umsetzung entfernt, was es erschwert, Designs zu erstellen, die sich auf die fortschrittlichsten Technologien übertragen lassen. Durch den frühzeitigen Zugang zu Logik-Knoten, die über 2 nm hinausgehen, stellen die wegweisenden PDKs von NanoIC wieder eine Verbindung zwischen der Forschung auf Systemebene und dem realistischen physikalischen Design her. Dies ermöglicht es Universitäten und Forschungsinstituten, Ideen in einem technologischen Kontext zu bewerten und zu vergleichen, der wiederum die zukünftige Entwicklung der Branche widerspiegelt.

Betrachtet man den konkreten Zeithorizont, so sieht die Roadmap von NanoIC für die Design-Pathfinding-Entwicklung PDKs für die Logikknoten N2, A14 und A7 sowie für neue Speichertechnologien wie Spin-Orbit-Torque-MRAM (SOT-MRAM) vor.

Derzeit sind die Pathfinding-PDKs für N2 und A14 bereits verfügbar. Die A7-Design-Pathfinding-PDKs und die SOT-MRAM-PDKs werden voraussichtlich im Jahr 2027 auf den Markt kommen.

PDKs zur Systementwicklung: Von Architekturkonzepten bis zur Hardware-Validierung

Während sich Pathfinding-PDKs auf die frühe Design-Erkundung im Rahmen der Skalierungs-Roadmap konzentrieren, sind System-Exploration-PDKs darauf ausgerichtet, Architekturkonzepte mit der tatsächlichen Prototypenentwicklung und schließlich dem Tape-out auf der Pilotlinie zu verknüpfen. Auf diese Weise schließen sie die Lücke zwischen der Frühphasenforschung und der serienreifen Technologie, indem sie die Bewertung von Designkonzepten in einem realistischen Technologie- und Integrationskontext ermöglichen.

Sie sind besonders relevant für industrielle Systemarchitekten, Chiplet-Designer, Start-ups und angewandte Forschungsteams, die Prototypen erstellen und bewerten möchten, wie sich fortschrittliche Technologien – wie eingebettete Speicher und Verbindungen – innerhalb realistischer Systemarchitekturen verhalten.

Dazu gehören PDKs für eDRAM, Redistribution Layers (RDL) mit feinem Pitch, Die-to-Wafer-Hybridbonding (D2W) und Interposer. Zusammen bilden diese wichtige Bausteine für Computersysteme der nächsten Generation, deren Anwendungsbereiche von KI und Hochleistungsrechnen bis hin zu branchenorientierten Bereichen wie der Automobilindustrie, dem Gesundheitswesen und der Luft- und Raumfahrt reichen, in denen eine effiziente Datenverarbeitung und Systemintegration zunehmend an Bedeutung gewinnen.

Im Wesentlichen ermöglichen die PDKs zur Systemerkundung von NanoIC den Architekten, über herkömmliche, planare Chip-Designs hinauszugehen und den Tape-out komplexer Multi-Die- und vertikal integrierter Systeme anzustreben. Indem diese Forschungen auf Technologien basieren, die auf der NanoIC-Pilotlinie zur Reife gelangen, schließen die PDKs zur Systemerkundung die Lücke zwischen aufkommenden Halbleitertechnologien und zukünftigen Systemarchitekturen und ermöglichen so eine realistische Bewertung komplexer Systemdesigns.

Die PDKs von NanoIC zur Systemerkundung entwickeln sich parallel zur Reifung der Hardware auf der Pilotlinie weiter und schreiten von der Architekturerkundung hin zur Demonstration auf echtem Silizium und zum Tape-out voran.

Bereits heute sind die PDKs von NanoIC zur Systemerkundung für eDRAM, Fine-Pitch-RDL und Die-to-Wafer-Hybridbonding verfügbar. Weitere PDKs, darunter fortschrittliche Interposer-Lösungen, werden Anfang 2027 eingeführt.

Die Entwicklung der PDKs im zeitlichen Verlauf: von v0.0 bis v2.0

Im Gegensatz zu herkömmlichen PDKs von Halbleiterfertigern, die in der Regel erst bei hoher technologischer Reife veröffentlicht werden, entwickeln sich die PDKs von NanoIC schrittweise parallel zu den Technologie-Reifegraden (TRLs) weiter. Mit jeder neuen PDK-Version werden erweiterte Funktionen, verbesserte Kalibrierungen und umfangreichere Designinhalte eingeführt, sobald mehr Prozess- und Hardwaredaten verfügbar werden.

Frühe PDKs der Version v0.0 befinden sich nahe am Proof-of-Concept-Stadium und stützen sich auf Prozessannahmen sowie auf vorläufige Bauteil-Daten, um eine funktionale Erkundung zu ermöglichen. Mit den v1.0-Versionen werden die Modelle verfeinert und über verschiedene Betriebsbedingungen wie Spannung und Temperatur hinweg kalibriert, was zunehmend realistische Designbewertungen ermöglicht. v2.0-PDKs erweitern diese Fähigkeiten noch weiter, indem sie durch die Einführung statistischer Datensätze und erster IP-Blöcke eine kontextbezogene Demonstration ermöglichen. Spätere Phasen zielen auf eine Plattformentwicklung ab, bei der Technologien in größerem Umfang wiederverwendet und in Designabläufe auf Systemebene integriert werden können.

Im Wesentlichen lässt sich diese zunehmende Reife mit dem Entwicklungsverlauf eines Start-ups vergleichen. Frühe PDK-Versionen dienen in erster Linie dem Lernen und der Erkundung und ermöglichen es den Entwicklern, neue Konzepte zu entdecken und Annahmen zu validieren. Mit zunehmender Reife der PDKs ermöglichen diese verstärkt Ideenfindung, die Erkundung von Architekturen und die Risikominimierung. In späteren Phasen verlagert sich der Schwerpunkt auf die Prototypenentwicklung und Systemdemonstration, während sich die Technologien der praktischen Umsetzung und dem Tape-out auf der Pilotlinie nähern.

Je nach Art des PDKs kann dieser Verlauf auch bei verschiedenen PDKs unterschiedliche Formen annehmen. Eingebettete Speicher- und Verbindungstechnologien beginnen beispielsweise typischerweise auf einem höheren TRL-Niveau und schreiten schneller in Richtung Hardware-Validierung und Tape-Out-orientierte Anwendungsfälle voran, während fortschrittliche Logik-PDKs sich weiterhin auf die Erforschung des Architekturdesigns konzentrieren und nicht auf die direkte Herstellbarkeit. Der tatsächliche Reifungsprozess kann also je nach PDK variieren.

Ein ökosystemorientierter Ansatz für Systeminnovationen

Dennoch zeichnet sich ein Thema durch alle NanoIC-PDK-Versionen hindurch ab: Der frühzeitige Zugang ist der entscheidende Mehrwert dieser Versionen. Die PDKs sind darauf ausgelegt, in jeder Phase des Reifungsprozesses aussagekräftige Einblicke in zukünftige Technologien zu gewähren.

Indem NanoIC diesen einzigartigen Zugang gewährt und aufkommende Logik-, Speicher- und Verbindungstechnologien in nutzbare, technologisch fundierte Designumgebungen umsetzt, leistet das Unternehmen mehr als nur Unterstützung beim Chipdesign: Es senkt aktiv die Hürden für europäische IC-Designer, sich mit modernsten Technologien auseinanderzusetzen. Im Wettlauf um fortschrittliche Rechenleistung zielen diese PDKs darauf ab, Designern und Architekten zu ermöglichen, die Lernkurve schneller zu durchlaufen – von der Designuntersuchung in der Frühphase über das Prototyping bis hin zum Tape-out, sofern der Reifegrad dies zulässt.

NanoIC ermöglicht vorausschauende Designumgebungen und die Zusammenarbeit zwischen Hochschulen, Forschungszentren, Start-ups und der Industrie in ganz Europa fördert. Daher will das Projekt somit den Grundstein für ein resilientes europäisches Halbleiter-Ökosystem legen. Eines, das nicht nur in der Lage ist, die Chips von morgen zu entwerfen, sondern auch das Innovationstempo aufrechtzuerhalten, das erforderlich ist, um im globalen Wettlauf um Rechenleistung in den kommenden Jahrzehnten wettbewerbsfähig zu bleiben. (mc)

* Marie Garcia Bardon: Abteilungsleiterin und leitende wissenschaftliche Mitarbeiterin – imec

* Anita Farokhnejad: DTCO-Programmmanagerin – imec

* Mehdi Tahoori: Professor und Inhaber des Lehrstuhls für zuverlässige Nanotechnik – Karlsruher Institut für Technologie

(ID:50954155)