Bildergalerien

Das französische Forschungslabor CEA hat mit AMD eine Vereinbarung zur Entwicklung von Architekturen für die nächste Generation nachhaltiger KI-Hardware unterzeichnet. (Bild: AMD)
Internationale Kooperation für KI-Computing

AMD und CEA kollaborieren bei nachhaltiger KI-Hardware

AMD und das französische Commissariat à l'énergie atomique et aux énergies alternatives (CEA) haben eine internationale Zusammenarbeit bei der Entwicklung energieeffizienter KI-Architekturen, -Technologien und -Systemdesigns angekündigt. Ferner ist ein gemeinsames Symposium zur Zukunft der KI-Computing-Infrastruktur geplant. haben eine Absichtserklärung unterzeichnet, um gemeinsam an der Entwicklung von energieeffizienten KI-Computing-Architekturen zu arbeiten. Ziel ist, neue Technologien und Systemarchitekturen zu erforschen, um die Leistungsfähigkeit zukünftiger KI-Infrastrukturen optimieren.

Weiterlesen
Beispiel für eine mögliche Aufteilung eines SoC in der CMOS-2.0-Ära: Ab ca. 2031, so imec, werden komplementäre FETs (CFETs) den aktuellen Nanosheet-Ansatz zur weiteren Miniaturisierung von Transistoren in Halbleitern ablösen. (Bild: imec)
Weiterentwicklung von CMOS-Technologieknoten

Jenseits der Nanosheets: Der Weg zu High-Performance-2D-CFETs

Die Einführung von 2D-Materialien in den Leiterbahnen fortschrittlicher CFET-Architekturen gilt als vielversprechende Option, um die Roadmap der Logikelektronik weiter auszubauen, ist aber von der industriellen Anwendung noch weit entfernt. Das imec-Institut verfolgt einen einzigartigen Ansatz, um die Kosten-/Aufwandsbarriere zu senken: Die Einführung von nicht ganz so leistungsstarken, planaren 2D-Material-basierten Bausteinen erfolgt zu einem früheren Zeitpunkt in der Roadmap.

Weiterlesen