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Halbleiterentwicklung Cadence und Samsung Foundry erweitern 2-nm- und 3D-IC-Kooperation

Von Sebastian Gerstl 1 min Lesedauer

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Cadence Design Systems, Inc.

Cadence und Samsung Foundry bauen ihre Zusammenarbeit für 2-nm- und 3D-IC-Designs aus. Ziel ist eine signofffähige Plattform für AI-, HPC- und Edge-Chips.

Cadence und Samsung Foundry haben ein Portfolio an Speicher- und Schnittstellen-IP entwickelt und die Zertifizierung der Cadence-Design- und Analyse-Flows für agentische KI, digitale Schaltungen, kundenspezifische Schaltungen, 3D-ICs und Systemdesign (SDA) für den 2-nm-Prozess der zweiten Generation von Samsung Foundry erweitert.(Bild: Samsung Foundry)
Cadence und Samsung Foundry haben ein Portfolio an Speicher- und Schnittstellen-IP entwickelt und die Zertifizierung der Cadence-Design- und Analyse-Flows für agentische KI, digitale Schaltungen, kundenspezifische Schaltungen, 3D-ICs und Systemdesign (SDA) für den 2-nm-Prozess der zweiten Generation von Samsung Foundry erweitert.
(Bild: Samsung Foundry)

Cadence und Samsung Foundry haben eine mehrjährige Erweiterung ihrer Zusammenarbeit angekündigt. Im Mittelpunkt stehen ein ausgebautes Portfolio für Memory- und Interface-IP sowie zertifizierte Design-Flows für Samsungs 2-nm-Prozesstechnologie der zweiten Generation. Die Plattform soll Entwickler von KI-Infrastruktur, HPC-Systemen, Edge-AI-Chips und Physical-AI-Anwendungen unterstützen.

Die Vereinbarung knüpft an die bereits 2025 angekündigte Zertifizierung von Cadence-Tools und IP für mehrere Samsung-Foundry-Nodes an. Neu ist die breitere Abdeckung von High-Speed-SerDes, PCIe, UCIe, führenden Speicherinterfaces sowie NVIDIA-NVLink-C2C-fähigen Interconnects. Auch CUDA-X-GPU-beschleunigte Bibliotheken gehören zum erweiterten Angebot.

Zertifizierte Flows für 2-nm-Designs

Für Samsungs zweite 2-nm-Generation stellt Cadence einen umfassenden, zertifizierten Flow bereit. Dazu zählen Innovus für die digitale Implementierung, Virtuoso Studio für Analog- und Custom-Designs, die Integrity 3D-IC Platform für Systemplanung und Implementierung sowie Voltus für Power-Integrity- und System-Power-Analysen. Quantus und Tempus ergänzen den Flow für Extraktion und Timing-Signoff.

Erweitert wird der Flow unter anderem durch Glitch-Power-Optimierung in Genus und Innovus sowie durch einen smarten hierarchischen Ansatz für Place-and-Route. Damit sollen Entwickler bei großen AI- und HPC-Designs bessere Ergebnisse bei Performance, Power und Area erzielen und zugleich die Durchlaufzeit bis zum Tapeout verkürzen.

Auch Samsungs 3D-Cube-H-Technologie wird in die Zusammenarbeit einbezogen. Für Hybrid Copper Bonding umfasst der Flow Systemplanung, Implementierung, Analyse, Verifikation und Signoff. Eingebunden sind unter anderem Cadence Cerebrus, Integrity 3D-IC, Innovus, Voltus und Pegasus. Hinzu kommen automatisiertes Routing und Optimierung für Silizium-Interposer.

Cadence und Samsung Foundry wollen die erweiterte Zusammenarbeit auf dem Samsung Advanced Foundry Ecosystem Event SAFE 2026 vorstellen. Geplant sind technische Sessions und Demonstrationen zu 2-nm- und 3D-IC-Flows für GPU-beschleunigte AI-Workloads. Für Chipentwickler ist die Ankündigung vor allem relevant, weil sie eine stärker integrierte Umgebung aus Foundry-Prozess, IP, EDA-Tools und Signoff für komplexe AI-Designs verspricht. (sg)

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