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Chinesische Halbleitertechnik Übertrifft Huawei wirklich die Transistordichte von TSMCs N3E?

Von Manuel Christa 2 min Lesedauer

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Weil moderne Belichtungsanlagen fehlen, verlegt Huawei seine Rechenwerke in die dritte Dimension. Das Smartphone-SoC Kirin 9050 Pro soll westliche Spitzenchips mit TSMCs N3E überflügeln, erkauft diesen Schritt aber mit teurem Aufwand.

Logic Folding: Huawei verteilt im neuesten Kirin 9050 Pro die Rechenwerke per Hybrid Bonding auf zwei Siliziumschichten, um die effektive Transistordichte ohne feinere Fertigungsprozesse zu steigern.(Bild: Huawei)
Logic Folding: Huawei verteilt im neuesten Kirin 9050 Pro die Rechenwerke per Hybrid Bonding auf zwei Siliziumschichten, um die effektive Transistordichte ohne feinere Fertigungsprozesse zu steigern.
(Bild: Huawei)

Der chinesische Telekommunikationskonzern Huawei sucht neue Wege, um westliche Technologiesanktionen zu umgehen. Statt Transistoren in der Fläche weiter zu verkleinern, stapelt das Unternehmen Schaltungen übereinander. Beim neuen Smartphone-Prozessor Kirin 9050 Pro verteilen die Entwickler zentrale Funktionseinheiten auf zwei Siliziumplättchen. Dieses sogenannte Logic Folding soll die Transistordichte gegenüber dem Vorgänger um 55 Prozent steigern und rechnerisch selbst TSMCs modernen 3-Nanometer-Prozess übertreffen.

Der Vorstoß besiegelt zugleich das Ende einer strategischen Hoffnung. In einem Aufsatz auf der Plattform ARXIV stellt Hisilicon-Chefin He Tingbo klar, dass Chinas Halbleiterindustrie ohne moderne EUV-Lithografiesysteme von ASML nicht unter die 7-Nanometer-Marke vordringen kann. Versuche, ältere Belichtungsmaschinen über Mehrfachbelichtungen auf fünf Nanometer zu trimmen, erwiesen sich als Sackgasse. Der chinesische Auftragsfertiger SMIC stieß mit seinem N+3-Prozess an harte Grenzen: Die Fehlerraten stiegen rasant, die Kosten explodierten.

Kürzere Leitungen drücken den Energiebedarf

Mit dem Stapeln der Schichten weicht Huawei der lithografischen Blockade aus. Ingenieure teilen Prozessorkerne, Grafikeinheiten und KI-Beschleuniger gezielt entlang der längsten internen Leitungen auf. Das verkürzt die Signalwege um 20 bis 70 Prozent und senkt deren elektrische Kapazität. Die Schaltkreise benötigen dadurch spürbar weniger Energie: Die NPU soll 66 Prozent, die GPU 58 Prozent und ein CPU-Hauptkern 41 Prozent sparsamer arbeiten. Weil Signale schneller fließen, halbiert sich zudem die Zahl der nötigen Taktpuffer. Gleichzeitig erlaubt der größere Transistorvorrat mehr parallele Rechenpfade, wodurch der Chip mit geringeren Taktfrequenzen und niedrigeren Betriebsspannungen auskommt.

Technologievergleich Kirin 9030 Pro Kirin 9050 Pro TSMC N3E (Referenz)
Fertigungsverfahren Monolithisch (Smic DUV) 3D-Stapel aus zwei Logik-Wafern (Smic DUV, max. N+3 / ~6 nm) Monolithisch (TSMC EUV, 3-nm-Klasse)
Aufbau & Architektur Planarer Einzelchip (2D) Logic Folding (Logik-Blöcke entlang langer Leiter aufgeteilt) Planarer Einzelchip (2D Finfet)
Effektive Transistordichte Unbekannt (Hinweis: regulärer Kirin 9030 lag bei ca. 120 MTr/mm²) + 55 % gegenüber 9030 Pro (soll laut Huawei TSMC N3E übertreffen) ca. 215 bis 220 MTr/mm² (Branchenwert)
Kontaktabstand (Pitch) Entfällt 1,5 µm (Ziel 2027: 1,0 µm; 2029: 720 nm; Zukunft: 480 nm) Bis unter 1,0 µm (bei separatem TSMC-Soic-Packaging)
Vertikale Verbindungen Keine 50 Millionen (davon nur 10 bis 15 % für Datenübertragung genutzt) Entfällt auf Die-Ebene (monolithisch)
Interconnect-Optimierung Referenzwert Leiterbahnen um 20 bis 70 % verkürzt; Taktpuffer halbiert Native Optimierung durch 3-nm-Standardzellen
Energiebedarf (ggü. 9030 Pro) Basiswert (100 %) NPU: -66 %
GPU: -58 %
CPU (Performance-Kern): -41 %		 ca. -30 bis -35 % (bezogen auf TSMC N5)
Thermische Strategie Herkömmliche Verteilung Hitzeentwicklung durch 3D-Aufteilung „geplant in der Fläche gut verteilt“ Geringere Abwärme durch natives EUV-Shrinking
EUV-Belichtung Nein (Mehrfachbelichtung DUV) Nein (Grenze ohne EUV laut Huawei erreicht) Ja (umfassender Einsatz von EUV-Lithografie)

Hitzestau und wacklige Software

Die hohe Packungsdichte entsteht nicht durch feinere Transistoren, sondern durch zwei aufeinandergeklebte Chips der älteren 7-Nanometer-Klasse. Beim Vorgänger Kirin 9030 ermittelte das Analysehaus Techinsights lediglich 120 Millionen Transistoren pro Quadratmillimeter. Zudem verbinden derzeit 50 Millionen Kontakte im Raster von 1,5 Mikrometern die Schichten, von denen nur ein kleiner Bruchteil tatsächlich Nutzdaten überträgt.

Auch He Tingbo räumt handfeste Hürden ein: Die hauseigene Entwurfssoftware stehe erst am Anfang, weil US-Sanktionen den Zugriff auf bewährte Entwicklungswerkzeuge versperren. Zudem erzeugen zwei übereinanderliegende Rechenwerke im engen Smartphone-Gehäuse enorme Wärme, die lüfterlose Geräte rasch überfordern kann. Schließlich drückt das Verbinden ganzer Wafer die Ausbeute: Weist nur eine Lage einen Defekt auf, landet das gesamte Gespann im Abfall. (mc)

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