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ISW / Arnold Wiemers

Taube Electronic GmbH

MES Electronic Connect GmbH & Co. KG

Precoplat Präzisions-Leiterplatten-Technik GmbH

Shanghai Yongming Electronic Co., Ltd.

Das Risiko der Delaminierung einschränken

Eine Vermeidung der in dem Projekt deutlich gewordenen Risiken ist nur durch eine bessere Kommunikation zwischen Leiterplattendesignern, Leiterplattenherstellern und Baugruppenproduzenten zu erreichen.

Dazu sind in allen Gruppen erweiterte Kenntnisse erforderlich:

• Der Leiterplattendesigner muss das Basismaterial abhängig von den elektrophysikalischen Anforderungen (z.B. Signalintegrität), der Produkteinsatzumgebung und der Wärmebelastung durch die Verarbeitungs- und Lötprozesse festlegen.

• Der Leiterplattenhersteller muss wissen, wie die Leiterplatte während der Baugruppenfertigung thermisch belastet wird, wenn er die Materialauswahl vornehmen soll.

• Der Baugruppenproduzent muss die Materialeigenschaften der Leiterplatte und ihres Lagenaufbaus kennen, damit er die dafür geeigneten Lötverfahren auswählen und die Risiken des Materials erkennen und minimieren kann.

Die Untersuchungsergebnisse zeigen ganz deutlich, daß eine pauschale Spezifikation von Basismaterial nur mit dem Begriff "FR4" ein erhebliches Risiko darstellt.

Betrachtungen zur Zuverlässigkeit der Baugruppen

Der international bekannte Zuverlässigkeitsexperte Werner Engelmaier hat in einer Reihe von Veröffentlichungen in den letzten Jahren auf die große Bedeutung insbesondere der Laminateigenschaften "Td" (i.e. Materialzersetzungstemperatur) und Zcte (i.e. Z-Achsenausdehnung) ergänzend zum "Tg"-Wert hingewiesen und für eine erste Einschätzung der Brauchbarkeit von Basismaterialien für SAC/SC-Lötprozesse den sogenannten "Solder Temperature Impact Index", kurz : STII, entwickelt.

Dieser stellt einen Indikator für die Überlebensfähigkeit ( = Survivability) von Materialien in bleifreien Lötprozessen mit SAC- & SC-Loten dar und berechnet sich nach folgender Formel:

STII = (Tg(TMA) + Td)/2 - 10 x Zcte(50 – 260 °C)

Der STII sollte für die uneingeschränkte Einsatzfähigkeit eines Basismaterials in bleifreien Lötprozessen mit SAC-/SC-Loten mindestens den Wert "215" haben.

Die für die Berechnung erforderlichen Materialparameter sind zunehmend in den Basismaterialdatenblättern zu finden, so daß heute jeder Anwender den "Solder Temperature Impact Index" eines Materials ohne große Schwierigkeiten selbst ermitteln kann.

Zu beachten ist dabei, daß Engelmaier in seiner Formel mit dem "Tg" gemessen nach der "TMA"-Methode rechnet, während die meisten Datenblattangaben den "Tg" gemessen nach der "DSC"-Methode angeben. Weil die "DSC"-Meßmethode aber einen um ca. 10 höheren Wert ergibt, muß für die Berechnung mit der Engelmaier-Formel also der DSC-Wert um 10 reduziert werden.

Harzgehlt der Prepregs und Lagerzeiten der Leiterplatten

Wie sich gezeigt hat, spielt neben der thermischen Belastbarkeit des Basismaterials vor allem der Harzgehalt der Prepregs eine entscheidende Rolle. Daher sollten Lagenaufbau-Konstruktionen mit nur einem einzigen harzarmen Prepreg möglichst vermieden werden, wenn die Leiterplatten in den Fertigungsprozessen mehrfach hohen Löttemperaturen ausgesetzt werden müssen. Solche Aufbauten sind zwar preiswerter, stellen aber auch ein größeres Risiko dar und sollten mit dem Leiterplattenhersteller unter Betrachtung aller Verarbeitungsbelastungen festgelegt werden.

Es zeigt sich weiterhin, daß eine längere Lagerung offensichtlich zu Veränderungen in den Materialien führen kann, die auch durch Trocknung nicht mehr zu kompensieren sind. Daher wäre eine weitere Maßnahme zur Vermeidung des Delaminationsrisikos, die Lagerzeiten der Leiterplatten bis zur Produktion der Baugruppen zu reduzieren und vor allem auch zwischen den Lötprozessen Lagerzeiten möglich kurz zu halten.

Tipp: Sicherheitsbereich einer Leiterplatte bestimmen

Wenn Sie wissen wollen, wie groß der Sicherheitsbereich einer konkreten Leiterplatte ist, bzw. wie weit Sie sich mit Ihren Lötprozessen vom Ausfall entfernt bewegen, können Sie ohne größeren Aufwand folgenden Versuch machen:

Nehmen Sie 8 Leiterplatten aus dem zu untersuchenden Fertigungslos. Trocknen Sie die Hälfte davon 24 Stunden bei 120°C. Belasten Sie anschließend die Testmuster mit dem 260° Profil aus J-STD-020 so oft, bis die erste Leiterplatte delaminiert.

Mit diesem Versuch können Sie auf einfache Weise ermitteln, wie groß der Sicherheitsabstand in Ihrem Fertigungsprozeß für den konkreten Typ von Leiterplatten ist und in wieweit eine Trocknung der Leiterplatten das Delaminationsrisiko vermindern kann.

Natürlich kann dieser Versuch mit etwas eingeschränkter Aussagekraft auch mit einer geringeren Anzahl von Testmustern durchgeführt werden.

Alle Teile der Beitragsreihe CAD-, Leiterplatten- und Baugruppentechnik

* Rainer Taube, Inhaber und Geschäftsführer des Baugruppenproduzenten TAUBE ELECTRONIC GmbH in Berlin, ist zertifizierter Master IPC Trainer für die IPC-A-610 und im Vorstand des Fachverband FED zuständig für den Fachbereich Baugruppen.

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