Chip-Design Huawei will 1,4-nm-Äquivalent bis 2031 erreichen

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Mit dem Tau Scaling Law und der LogicFolding-Architektur präsentiert Huawei einen alternativen Ansatz zur Steigerung der Chip-Performance, ohne dabei ausschließlich auf kleinere Transistoren angewiesen zu sein. Bis 2031 will man eine Transistordichte erreichen, die einem 1,4-nm-Prozess entspricht.

Huawei hat auf dem IEEE International Symposium on Circuits and Systems (ISCAS) 2026 in Shanghai Ende Mai ein neues Grundprinzip für die Weiterentwicklung von Halbleitern vorgestellt. Dabei handelt es sich um ein Prinzip namens Tau Scaling Law. He Tingbo, Präsidentin von Huaweis Halbleiter-Geschäftsbereich, erklärte das Konzept in ihrer ISCAS-Keynote „New Semiconductor Path in Practice". Es ist das erste Mal, dass ein aus China stammendes Halbleiterprinzip als möglicher Branchenrahmen vorgeschlagen wird, kommentiert TrendForce.

Ausgangspunkt ist eine Beobachtung, die die gesamte Halbleiterindustrie beschäftigt: Moores Law, die jahrzehntelange Leitlinie, nach der sich die Transistordichte auf einem Chip alle zwei Jahre verdoppelt, stößt mehr und mehr an physikalische und wirtschaftliche Grenzen. Die weitere Miniaturisierung von Transistoren wird zunehmend schwieriger und teurer – und ergibt wirtschaftlich gesehen nur noch begrenzt Sinn. Huawei hat nach eigenen Angaben in den vergangenen sechs Jahren an einem alternativen Skalierungsprinzip gearbeitet, das nicht auf geometrischer Verkleinerung, sondern auf der Reduktion von Signallaufzeiten basiert.

Tau statt Nanometer: Das Grundprinzip

Vereinfacht gesagt ersetzt das Tau Scaling Law geometrisches Scaling durch zeitbasiertes Scaling. Der entscheidende Parameter ist nicht mehr die Transistorgröße, sondern die Zeitkonstante τ – also die Zeit, die Signale und Daten benötigen, um sich durch Chips und Computersysteme zu bewegen. Wer diesen Wert systematisch reduziert, steigert Performance und Energieeffizienz, ohne zwingend auf kleinere Fertigungsknoten angewiesen zu sein. So sehen das die Ingenieure bei Huawei. Und der physikalische Grundgedanke dahinter stimmt – weniger RC-Delay bedeutet höhere Performance und bessere Energieeffizienz. So will Huawei stärker von Fortschritten jenseits reiner Prozessverkleinerung profitieren.

Huawei hat ein mehrstufiges Co-Optimierungsframework entwickelt, das vier Ebenen umfasst und die entwickelte These stützen soll. Auf Device-Ebene werden Widerstand und parasitäre Kapazität von Transistoren und Verbindungsleitungen minimiert, um die physikalische Zeitkonstante an der Basis zu reduzieren. Auf Schaltungsebene kommt die LogicFolding-Architektur zum Einsatz: Sie löst die physikalischen Grenzen traditioneller Schaltkreis-Layouts auf, verkürzt kritische Signalwege und reduziert so resistive und kapazitive Lasten. Das geschieht durch die dreidimensionale Anordnung der Logikschaltkreise, die bisher flach auf einer Ebene verlegt werden. So werden Signalwege und Laufzeiten reduziert, ohne dass die Transistoren selbst kleiner werden müssen.

Auf Chip-Ebene sorgt ein vollständig koordiniertes Design aus Software, Architektur und Silizium für feinkörnige Steuerung von Instruktions- und Datenflüssen. Und auf Systemebene definiert das UnifiedBus-Protokoll Interconnects für Computing-Systeme neu und ermöglicht unified Memory Addressing für SuperPoDs – mit dem Ziel, Kommunikationslatenzen auf Systemebene deutlich zu senken.

LogicFolding in der Praxis

Die erste vollständige Implementierung der neuen Architektur erfolgt im Kirin-Chipset, das Huawei für Herbst 2026 angekündigt hat. Laut He Tingbo liefert LogicFolding gegenüber traditionellen Designs eine um 55 Prozent höhere Transistordichte und eine um 41 Prozent verbesserte Energieeffizienz, und zwar „nicht durch einen neuen Lithografieschritt, sondern durch eine topologische Reorganisation der räumlichen Verteilung von Logik in drei Dimensionen", wie sie auf der Konferenz erklärte. Huawei gibt zudem an, das Tau Scaling Law in unterschiedlichem Ausmaß bereits in 381 Chip-Designs für Smartphones, Netzwerktechnik und KI-Computing über die vergangenen sechs Jahre angewendet zu haben.

Anspruch und offene Fragen

Bis 2031 will Huawei mit diesem Ansatz Chips entwickeln, deren Transistordichte dem 1,4-nm-Niveau entspricht, also dem Stand, den TSMC und Intel für 2028 beziehungsweise 2029 anpeilen. Unabhängige Leistungsdaten hat Huawei bislang nicht vorgelegt. Ob die vorgestellten Kennzahlen unter realen Bedingungen reproduzierbar sind, bleibt offen.

Der geopolitische Hintergrund ist dabei nicht vom technischen Anspruch zu trennen: US-Exportkontrollen haben Huawei den Zugang zu führenden Lithografiewerkzeugen und anderen Schlüsseltechnologien weitgehend abgeschnitten. Das Tau Scaling Law ist damit auch eine Antwort auf die Frage, wie sich Chip-Performance steigern lässt, wenn der konventionelle Weg über immer kleinere Fertigungsknoten verbaut ist.

Nvidia-CEO Jensen Huang räumte zuletzt ein, den chinesischen Markt bei KI-Chips verloren zu haben. AMD-Chefin Lisa Su erwartet für ihre High-End-KI-Chips ebenfalls keine nennenswerten Verkäufe in China. Sollte sich Huaweis neuer Designansatz in der Praxis bewähren, könnte das die technologische Eigenständigkeit des chinesischen Halbleiterökosystems zusätzlich stärken. (sb)

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