DARE SGA1 Europa baut eigene Infrastruktur für Supercomputing auf

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KI für Arzneimittelforschung, Hochleistungsrechner für Klimamodelle, Softwareentwicklung für autonome Fahrzeuge – immer komplexere Aufgaben bekräftigen den Bedarf an leistungsstarker Soft- und Hardware-Infrastruktur. Eine länderübergreifende Initiative mit Partnern aus ganz Europa, darunter der TU München, arbeitet an eigenen Hochleistungschips und Software für Supercomputer.

Europa nimmt seine digitale Zukunft in die Hand und startete mit „Digital Autonomy with RISC-V in Europe“, kurz DARE SGA1, im März 2025 ein Projekt, das die Abhängigkeit von nicht-europäischen Hardware- und Softwarelösungen reduziert. 38 Partner aus 14 Ländern entwickeln dazu gemeinsam kritische Komponenten wie Halbleiter, Prozessoren und Software, um fortschrittliche Computing- und KI-Systeme für Forschung und Industrie zu schaffen. Das Projekt soll helfen, die wirtschaftliche Stabilität und technologische Wettbewerbsfähigkeit Europas zu sichern.

TUM Campus Heilbronn entwickelt parallelen Debugger

Die TUM entwickelt im Rahmen des DARE SGA1-Projekts einen parallelen Debugger, der Fehler in Quellcode erkennt und so die Softwareentwicklung vereinfacht. Da heute ein Großteil der Entwicklungszeit in das Verstehen, Auffinden und Beheben von Softwarefehlern fließt, sind Debugger eine wesentliche Stellschraube für die Produktivität in der Softwareentwicklung.

Unser Team, zu dem auch Professor Martin Schulz sowie Doktorand Kun Qin und Student Nima Baradaran Hassanzadeh gehören, hat ein Tool entwickelt, das den Inhalt spezieller Rechenspeicher sichtbar macht und zeigt, wie sich dieser während der Programmausführung verändert.

Mithilfe des Feedbacks von Entwicklerinnen und Entwicklern soll der Debugger Fehler in parallelen Systemen noch effizienter finden. Parallele Systeme sind Anwendungen, die gleichzeitig auf mehreren Prozessoren oder Recheneinheiten laufen. Damit aus einem Debugger ein paralleler Debugger wird, müssen drei Ebenen abgedeckt sein:

• Datenparallelismus: gleichzeitige Berechnungen mehrerer Elemente eines Vektors oder einer Matrix mit einem Befehl

• Thread-Parallelismus: parallel arbeitende Recheneinheiten mit gemeinsamem Speicher

• Parallelismus mit verteiltem Speicher: Viele einzelne Rechner kommunizieren über Nachrichten miteinander.

Die Softwarelösungen sollen unter Open-Source-Lizenzen veröffentlicht werden, damit externe Akteure die Ergebnisse nutzen, weiterentwickeln und an eigene Anforderungen anpassen können.

Offene Prozessorarchitektur RISC-V als Hardware-Fundament

Im DARE-Projekt prägt der offene Standard nicht nur die Softwareentwicklung. Auch die Prozessorarchitektur RISC-V folgt bewusst dem Open-Source-Gedanken, damit DARE SGA1 durch wachsende Beteiligung breite Unterstützung erhalten kann. Noch spielt RISC-V im Hochleistungsrechnen eine geringe Rolle, der kollaborative Ansatz dürfte dies bald grundlegend verändern.

Das DARE-Projekt setzt auf in Europa designte Chiplets mit neuester Silizium-Technologie. So soll die Hardware höchste Leistung mit Energieeffizienz kombinieren. Im Zentrum der Hardware-Entwicklung stehen drei RISC-V-basierte Chiplets:

• Vector accelerator (VEC) für hochpräzises High-Performance-Computing (HPC) und Anwendungen im Bereich der HPC-/KI-Konvergenz, entwickelt von Openchip

• AI Processing Unit (AIPU) zur Beschleunigung von KI-Inferenz in HPC-Anwendungen, entwickelt von Axelera AI

• General-purpose processor (GPP), optimiert für HPC-Workloads in europäischen Supercomputern, entwickelt von Codasip

Diese Chiplets werden in CMOS-Technologieknoten entwickelt und zum Tape-Out gebracht, d. h. bis zum fertigen Chipdesign ausgearbeitet und an die Fertigung übergeben. Mit ihrer Architektur sind die Chips effizienter, besser skalierbar sowie günstiger und überwinden so die Limitierungen traditioneller monolithischer Chips. Die RISC-V-Forschung zielt neben HPC- und KI-Anwendungen auf weitere Felder wie Automotive, Raumfahrt, personalisierte Medizin, Klimamodellierung und Bioinformatik-Anwendungen ab.

Exascale-Supercomputer als erklärtes Ziel

Die RISC-V-Prozessorarchitektur soll Supercomputer hervorbringen, die im Exascale- und Post-Exascale-Bereich arbeiten. Exascale bezeichnet eine Rechenleistung von einem Exaflop – eine Trillion (10^18) FLOPS (Gleitkommaoperationen) pro Sekunde. Der Begriff zeigt die Ambition des Projekts: Es geht um die höchste Leistungsklasse von Supercomputern weltweit. Der erste Exascale-Supercomputer ging im Mai 2022 in den USA in Betrieb und trägt den Namen „Frontier“. Dieser löste den bis dahin schnellsten Supercomputer „Fugaku“ aus Japan ab, der 2020 die Spitze markierte und auf ARM-Architektur basiert. Post-Exascale bedeutet, dass das DARE-Projekt bereits die nächste Generation im Blick hat, die über die Geschwindigkeit der heutigen Supercomputer hinausgeht.

Halbleiterfertigung und Datensouveränität

Globalfoundries und Telekom prüfen sicheren europäischen Datenfluss für Chipproduktion

Hardware-Software-Co-Design als Entwicklungsstrategie

DARE SGA1 verfolgt einen konsequenten Co-Design-Ansatz und nutzt eine sorgfältig ausgewählte Reihe europäischer HPC- und KI-Anwendungen zur Entwicklungssteuerung. Parallel zur Hardware-Entwicklung entsteht ein vollständiger Software-Stack, der auf die DARE-Chips abgestimmt ist. Durch frühen Zugang zu RISC-V-Emulation und -Simulation können Entwickler die Software bereits vor Verfügbarkeit der fertigen Chips testen.

Das Barcelona Supercomputing Center koordiniert das auf sechs Jahre angelegte Projekt. Die erste dreijährige Phase ist mit 240 Millionen Euro ausgestattet und soll bis 2028 die Grundlage für Europas erstes vollständig eigenständiges HPC-System legen. Das langfristige Ziel: eine komplette europäische Supercomputing-Wertschöpfungskette – von der Chip-Entwicklung über die Software bis zur Anwendung in Wissenschaft, Industrie und KI. (sg)

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