3D-Chip-Integration Imec und Sony entwickeln neues Isolationsverfahren für Rückseitenkontakte

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Ein neuartiger Ansatz für die 3D-Halbleiterintegration optimiert die Anbindung der Chip-Rückseite. Das lokale Isolationsverfahren senkt den Widerstand der Durchkontaktierungen deutlich und erleichtert die komplexe Fertigung.

Auf dem IEEE/JSAP-Symposium für VLSI-Technologie und Schaltungen im Juni 2026 haben das Forschungszentrum Imec und die Sony Semiconductor Solutions Corporation ein gemeinsam entwickeltes Integrationsmodul vorgestellt. Die Technologie zielt darauf ab, die sogenannten Front-to-Back-Through-Si-Vias (TSVs) dichter und effizienter in Halbleiter zu integrieren. Diese rückseitigen Verbindungen gelten als zentraler Baustein für das 3D-Stacking, bei dem mehrere Chipebenen übereinandergestapelt werden. Die Entwickler reagieren damit auf die stetig wachsende Herausforderung, die extrem feinen Strukturen auf der aktiven Wafer-Vorderseite zuverlässig mit der weitaus gröber strukturierten Wafer-Rückseite zu verschalten.

Bislang setzt die Industrie für diese Verbindungen häufig auf das Via-Middle-TSV-Verfahren. Diese Methode bringt jedoch physikalische Hürden mit sich: Die entstehenden Durchkontaktierungen weisen typischerweise ein ungünstiges Seitenverhältnis auf, was die nachfolgende Metallisierung in der Produktion erschwert und die elektrische Leistungsfähigkeit der Chips bremst. Sony und Imec setzen stattdessen auf eine selbstausgerichtete lokale dielektrische Isolierung auf der Rückseite, von den Instituten als Local-BDI bezeichnet. Die Isolationsstruktur bildet sich dabei gezielt an dem Punkt, an dem die vertikalen Verbindungen und der aktive Bereich der Vorderseite überlappen.

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Geringerer Widerstand und mehr Toleranz in der Fertigung

Durch diesen veränderten Aufbau fallen die Durchkontaktierungen an der Unter- und Oberseite um 50 Prozent größer aus als bei herkömmlichen Herangehensweisen. Das erleichtert nicht nur das Einbringen des Metalls, sondern senkt auch den elektrischen Widerstand auf ein Drittel. Zsolt Tokei, Programmdirektor für 3D-Systemintegration bei Imec, erklärt den technischen Sprung: „Ausgehend von den bereits auf der Vorderseite des Wafers vorhandenen, hochdichten und schmalen Durchkontaktierungen (d. h. den Middle-of-Line-Durchkontaktierungen (MOL)) ermöglicht unser Modul erstmals den Übergang zu wesentlich breiteren TSV-Verbindungen zwischen der aktiven Vorderseite und der Rückseite des Wafers.“

Gleichzeitig verzeiht der Local-BDI-Prozess weitaus größere Schwankungen in der Massenproduktion. Die Toleranz für Fehlausrichtungen zwischen den vertikalen Kanälen und den winzigen Kontakten der mittleren Leitungsebene wächst auf bis zu 30 nm. Dies demonstrierten die Forscher anhand einer Standardzellenkonfiguration, die eine Höhe von 115 nm aufweist. Messungen der Leckströme zeigten zudem, dass die Strukturen das umgebende Siliziumsubstrat innerhalb dieses vergrößerten Toleranzfensters sehr gut isolieren.

Modul eignet sich für dicke Siliziumschichten

Der Fertigungsablauf integriert sich in bestehende Industriestandards. Er beginnt mit der klassischen Bearbeitung der unteren, mittleren und oberen Leitungsebenen (FEOL, MOL, BEOL), bevor die Wafer physisch verbunden werden und das Silizium ausgedünnt wird. Erst im Anschluss scheiden die Maschinen ein konformes Dielektrikum ab, ätzen das Material isotrop und füllen die neu entstandenen Kanäle mit Metall.

Besonders für bestimmte Speicherbausteine eröffnet diese Methode ganz neue konstruktive Wege. Anders als bei alternativen Konzepten müssen die Hersteller das verbleibende Silizium nicht vollständig entfernen. „Das Local-BDI-Modul wird neue 3D-Integrationskonzepte für eine Vielzahl von Anwendungsfällen ermöglichen – darunter fortschrittliche Logik- und Speicheranwendungen“, führt Tokei weiter aus. „Darüber hinaus ermöglicht unser Modul im Gegensatz zu Backside-Integrationskonzepten, die auf der Entfernung des verbleibenden Bulk-Si beruhen, die Verbindung von TSVs durch Bulk-Si mit einer Dicke von bis zu 500 nm. Dies ist für Anwendungen wie DRAM von Interesse, die die relativ dicke Si-Schicht nutzen, die auf der Wafer-Rückseite verbleibt.“

Takushi Shigetoshi, Senior Manager bei Sony und Hauptautor der Studie, ordnet die Entwicklung abschließend in den breiteren Markt ein: „Die 3D-Integration gewinnt in einer Vielzahl von Halbleiteranwendungen zunehmend an Bedeutung, und es ist von großer Bedeutung, verschiedene Konzepte für die rückseitige Anbindung zu entwickeln, die je nach Zielanwendung ausgewählt werden können.“. (mc)

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