Advanced Packaging FOPLP vor dem Serienhochlauf: Powertech ist bis 2030 ausgebucht

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Powertech will Fan-out Panel-Level Packaging ab 2027 in die Volumenfertigung bringen. Die geplanten Kapazitäten für 510 mm × 510 mm große Panels sollen bis 2028 auf 5.000 Einheiten pro Monat steigen – und sind nach Angaben des Unternehmens bereits bis 2030 vollständig gebucht.

Fan-out Panel-Level Packaging (FOPLP) gilt seit Jahren als möglicher nächster Schritt für große und komplexe Halbleiter-Packages. Gegenüber waferbasierten Verfahren verspricht die Verarbeitung auf rechteckigen Panels eine bessere Flächennutzung und damit potenziell niedrigere Kosten. In der Praxis blieb FOPLP bislang jedoch vielfach in Pilot- und Qualifikationsphasen hängen.

Powertech Technology will das nun ändern, wie etwa Taipei Times berichtet. Der taiwanische Packaging-Dienstleister plant, 2027 mit der Serienfertigung großer FOPLP-Packages zu beginnen. Dafür investiert das Unternehmen insgesamt rund 70 Milliarden Taiwan-Dollar, umgerechnet etwa 2,2 Milliarden US-Dollar, in den Ausbau seiner Fertigung in Hsinchu.

510 mm × 510 mm statt runder Wafer

Powertech arbeitet mit rechteckigen Panels im Format 510 mm × 510 mm. Die installierte Kapazität liegt 2026 bei rund 1.000 Panels pro Monat und soll bis 2028 schrittweise auf 5.000 Panels pro Monat steigen. Erste Serienprodukte sollen ab 2027 gefertigt werden.

Der Vorteil des Panel-Ansatzes liegt vor allem in der Flächennutzung. Große Packages mit Chiplets, HBM oder mehreren Dies lassen sich auf rechteckigen Panels dichter anordnen als auf runden Wafern. Gerade bei großen AI- und HPC-Packages kann das die Zahl der nutzbaren Packages pro Träger erhöhen und die Kosten pro Package senken.

Powertech entwickelt seine FOPLP-Technologie nach eigenen Angaben seit mehreren Jahren. Die Plattform nutzt Redistribution Layers, um die elektrischen Anschlüsse der Chips neu zu verteilen und mehrere Dies miteinander zu verbinden. Bei der von Powertech entwickelten PiFO-Technologie kommen zusätzlich Silicon Bridges und Micro-Bump-Verbindungen zum Einsatz, um ASICs und HBM miteinander zu koppeln.

Kapazitäten bis 2030 bereits vergeben

Bemerkenswert ist weniger die angekündigte Investitionssumme als die Nachfrage nach der noch im Hochlauf befindlichen Technologie. Nach Angaben von Powertech ist die geplante FOPLP-Kapazität bereits bis 2030 vollständig von zwei Großkunden gebucht. Chairman D. K. Tsai sprach von einer Auslastung von 100 Prozent.

Als wichtige Kunden werden in taiwanischen Branchenmedien AMD und Broadcom genannt. Powertech selbst hat diese Zuordnung nicht in allen Veröffentlichungen bestätigt, arbeitet aber bereits offiziell mit Broadcom an einem FOPLP-Joint-Venture in Singapur. Dort sollen unter anderem fein strukturierte additive RDL-Prozesse für Advanced Packaging entwickelt und aufgebaut werden.

FOPLP verlässt die Pilotphase

Der Hochlauf ist deshalb für die Branche interessant, weil FOPLP bislang vor allem durch technische Herausforderungen gebremst wurde. Große Panels müssen über ihre gesamte Fläche mit hoher Genauigkeit verarbeitet werden. Warpage, RDL-Gleichmäßigkeit, Overlay und Yield werden mit zunehmender Panelgröße schwieriger zu beherrschen.

Powertech meldete im Sommer einen Produktions-Yield von rund 95 Prozent und erklärte, die Technologie nähere sich damit der Massenfertigungsreife. Gleichzeitig arbeitet das Unternehmen mit Material- und Equipment-Lieferanten daran, die Lieferkette für den Serienstart 2027 abzusichern.

Der geplante Kapazitätsausbau ist damit mehr als ein weiteres Pilotprojekt. Wenn Powertech 2027 tatsächlich in die Volumenfertigung geht und die geplanten Stückzahlen erreicht, wäre FOPLP erstmals in größerem Maßstab für sehr große High-End-Packages im Einsatz.

Alternative zu waferbasiertem Advanced Packaging

Damit entsteht neben waferbasierten Advanced-Packaging-Verfahren wie CoWoS eine zweite industrielle Route für große Multi-Die-Packages. Powertech positioniert FOPLP dabei nicht zwingend als vollständigen Ersatz, sondern als zusätzliche Option für besonders große Packages, bei denen Flächennutzung und Kosten eine zentrale Rolle spielen.

Auch andere Hersteller arbeiten inzwischen an Panel-Level-Technologien. TSMC entwickelt mit CoPoS eine eigene panelbasierte Packaging-Architektur und plant nach Angaben von Trendforce zunächst Panels im Format 310 mm × 310 mm. Pilotfertigung ist für 2027 vorgesehen, die Massenfertigung soll frühestens ab der zweiten Jahreshälfte 2028 beginnen. Powertech könnte damit zeitlich früher in die Volumenproduktion kommen. Ob sich FOPLP langfristig als breite Alternative etabliert, wird allerdings davon abhängen, wie stabil Yield, Warpage und RDL-Prozesse bei weiter steigenden Panel- und Package-Größen beherrscht werden können. (sb)

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