Mit besonderem Speicherzugriffsverfahren Erste vollständig anpassbare RISC-V-IP-Cores für den kommerziellen Einsatz

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Das spanische Startup Semidynamics hat kommerzielle 64-Bit-RISC-V-IP-Cores entwickelt, die sich in allen Parametern an eine Zielapplikation anpassen lassen. Die Kerne sind nicht auf bestimmte Fertigungsprozesse festgelegt und zielen mit hoher Bandbreite und Vektoreinheiten auf rechenintensive Anwendungen wie Künstliche Intelligenz und maschinelles Lernen.

RISC-V ist per Definition Open-Source, darauf basierende Prozessoren sind also grundsätzlich frei nach eigenem Gusto anpassbar. In der industriellen Realität ist das allerdings kaum möglich: Nur wenige Unternehmen haben die Ressourcen, die Rechenwerke tatsächlich von Grund auf für ihre Bedarfe maßzuschneidern. Daher werden oft IP-Cores von Chipentwicklern lizensiert, deren Baukastensysteme die Freiheitsgrade für die Konfiguration einschränken.

Hier setzt Semidynamics an: Der 2016 im spanischen Barcelona gegründete Chipentwickler hat die nach eigenen Angaben weltweit erste vollständig anpassbare 64-Bit-RISC-V-Core-Familie angekündigt. Damit stellt das junge Unternehmen seine DNA in den Fokus: Nach eigenen Angaben ist man der derzeit einzige Anbieter von vollständig konfigurierbarer RISC-V-Prozessor-IP. Die nun vorgestellten RISC-V-Kerne sollen sich besonders für die Verarbeitung großer Datenmengen in Anwendungen wie Künstliche Intelligenz, maschinelles Lernen (ML) und High-Performance Computing (HPC) eignen. Sie sind laut Semidynamics nicht auf einen bestimmten Fertigungsprozess hin optimiert und „werden bereits in Versionen mit bis zu 5 nm kleinen Technologieknoten geliefert“, erklärt Roger Espasa, CEO und Gründer von Semidynamics.

„Bisher hatten [kommerziell erhältliche] RISC-V-Prozessorkerne Konfigurationen, die vom Hersteller festgelegt wurden oder eine sehr begrenzte Anzahl von wählbaren Optionen wie Cache-Größe, Adressbus-Größe, Schnittstellen und einige andere Steuerungsparameter bereitstellten“, sagt Espasa.

Und meint damit etwa Lösungen von Chip-Entwicklern wie Sifive oder Andes Technology, deren RISC-V-Core-IPs derzeit weltweit wohl am häufigsten lizensiert werden – zum Beispiel von Branchengrößen wie Renesas Electronics: Das Unternehmen setzt 32-Bit RISC-V-CPU-Cores von Andes in den ersten RISC-V-Implementierungen seiner ASSPs (application-specific standard parts) ein. Google hingegen setzt den SiFive Intelligence X280 als KI-Compute-Host im Zusammenspiel mit seinen MXU-Beschleunigern (systolic matrix multiplier) in seinen Rechenzentren ein. SiFive Intelligence X280 ist ein Multi-Core-RISC-V-Prozessor mit einer neuartigen Vektor-Erweiterung, die für KI- und ML-Berechnungen in Datenzentren entwickelt wurde.

„Vollständige Kontrolle über RISC-V-Konfiguration“

Semidynamics geht laut Espasa einen anderen Weg: „Unsere neuen IP-Cores ermöglichen Kunden die vollständige Kontrolle über die Konfiguration – seien es neue Anweisungen, separate Adressräume, neue Speicherzugriffsmöglichkeiten und mehr.“ Man könne einen Core genau auf die Bedürfnisse eines Projekts zuschneiden, so dass es weder Zusatzkosten noch Kompromisse gebe. Noch wichtiger sei, das Semidynamics proprietäre, möglicherweise geheime Funktionen eines Kunden innerhalb weniger Wochen in die RTL implementieren können – das biete sonst kein IP-Entwickler. „Jeder Anwender, der RISC-V einsetzt, möchte die perfekte Kombination aus Leistung, Performance und Fläche zusammen mit einzigartigen Unterscheidungsmerkmalen haben, und jetzt können sie genau das zum ersten Mal von uns bekommen“, sagt Espasa.

Das erste Produkt der IP- Familie ist der Atrevido-Core. Dieser bereits lizensierbare Prozessorkern verfügt laut Semidynamics über ein Out-of-Order-Scheduling, das mit der firmeneigenen Gazzillion-Technologie kombiniert ist. Damit kann er laut Hersteller weit verteilte Daten liegende mit langen Latenzzeiten über Speichersysteme mit hoher Bandbreite verarbeiten, die für aktuelle Anwendungen des maschinellen Lernens typisch sind. Die Gazzillion-Technologie ermöglicht demnach einen schnellen Zugriff auch auf weit entfernte Speicher mit hohen Datenraten. Dadurch sollen sich effektiv die Latenzprobleme beseitigen lassen, die bei der Verwendung der CXL-Technologie auftreten können. Compute Express Link (CXL) ist ein offener Standard für Hochgeschwindigkeits-, Hochkapazitäts-, CPU-zu-Peripherie- und CPU-zu-Speicher-Verbindungen, der für Hochleistungsrechner in Rechenzentren entwickelt wurde.

Speziell für Empfehlungssysteme entwickelte Architektur

Die Gazzillion-Technologie hat Semidynamics hingegen speziell für Empfehlungssysteme entwickelt, die ein Kernbestandteil des maschinellen Lernens im Rechenzentrum sind. Durch die Unterstützung von mehr als hundert „misses“ pro Kern könne ein SoC (System-on-a-Chip) entwickelt werden, das nur vereinzelt Daten an die Compute Engines liefert, ohne dass große Investitionen in Silizium erforderlich sind. Ein Miss beschreibt die Situation, dass eine Instruktion die zu verarbeitenden Daten nicht im Cache findet. Misses per instruction (MPI oder besser bekannt als MPKI misses per 1000-instructions) ist eine Statistik, die beschreibt, wie sich eine bestimmte Arbeitslast auf einer bestimmten Maschine mit einer bestimmten Cache-Hierarchie verhält. MPI ist auch ein Maß dafür, wie effektiv ein Cache für den abzuarbeitenden Code funktioniert. „Darüber hinaus kann der Kern von 2-Wege bis zu 4-Wege konfiguriert werden, um die nicht so stark parallelisierten Teile von Recommendation Systems zu beschleunigen“, sagt Espasa.

Für besonders anspruchsvolle Workloads wie High-Performance-Computing (HPC) unterstützt der Atrevido-Core große Speicherkapazitäten mit seinem nativen 64-Bit-Datenpfad und physikalischen 48-Bit-Adresspfaden. Espasa fügt hinzu: „Wir haben die schnellsten Cores auf dem Markt, die große Datenmengen mit einer Cache-Zeile pro Takt bei hohen Frequenzen bewegen können – selbst wenn die Daten nicht in den Cache passen. Und wir können dies mit Frequenzen von bis zu 2,4 GHz auf dem richtigen Knoten tun.“ Die Konkurrenz schaffe im Durchschnitt nicht annähernd eine Zeile pro Taktzyklus, sondern brauche oft gleich mehrere Zyklen dafür.

Kein Kern „von der Stange“ mehr nötig

Atrevido hat nach Angaben des Herstellers ein vollständig ausgestatte Speicherverwaltungseinheit (memory management unit, MMU) an Bord, die auch cache-kohärente Multiprocessing-Umgebungen von zwei bis zu Hunderten von Cores unterstützt. Dadurch sei der Kern „Linux-ready“. Damit nicht genug: Atrevido ist laut Semidynamics vektorfähig und unterstützt sowohl die RISC-V-Vektorspezifikation 1.0 als auch das kommende Semidynamics Open Vector Interface. Vektorbefehle kodieren eine große Anzahl von Berechnungen sehr dicht, um den Energieverbrauch jeder Operation zu reduzieren. „Vektor-Gather-Befehle unterstützen effizient geringe Tensor-Gewichtungen und helfen so bei maschinellen Lernaufgaben“, sagt Espasa.

Während der Entwicklung der Kernarchitektur von Atrevido habe man eher im Verborgenen gearbeitet. Herausgekommen sei eine Architektur, „die die RISC-V-Gemeinschaft wirklich will – eine Architektur, die vollständig anpassbar ist und nicht nur ein paar vereinzelte Konfigurationen zulässt. Niemand sonst hat einen so komplexen RISC-V-Kern, der vollständig konfiguriert werden kann“, ist Espasa sicher. Damit ließen sich auch ganz spezifische Anforderungen von Projekten erfüllen, „anstatt einen Kern von der Stange zu verwenden und Kompromisse einzugehen.“ (me)

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