Leistung für die intelligente Edge KI auf dem Chip: Wie KI-Cores die Embedded-Entwicklung und die Edge umkrempeln

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Neue Ansätze revolutionieren den Markt für Embedded-KI. Ein massiver Innovationsschub verschiebt die Grenzen der Leistung, Sicherheit und Effizienz. Die Integration spezialisierter KI-Einheiten und das Aufkommen von Edge-fähigen KI-SoCs bringt mehr Intelligenz ins Silizium.

KI-Logik wandert aus der Cloud und dem Kern-Rechenzentrum direkt in die Chips der Endgeräte, wo die Daten entstehen. Anwendungsszenarien wie Robotik verlangen, dass neuronale Netze und Entscheidungslogik in Echtzeit ablaufen – mit minimaler Latenz, hohem Datenschutz und oft ganz ohne Verbindung zur Cloud. Diese Dezentralisierung verändert sowohl die Leistungsanforderungen, als auch die Sicherheits- und Energieprofile der Systeme.

Was noch vor wenigen Jahren als High-End-Feature galt, wird zum Standard in Mikrocontrollern, SoCs und Edge-Prozessoren. Neueste Generationen von Mikrocontrollern kombinieren klassische Signalverarbeitung mit dedizierten Neural Processing Units (NPUs) oder ML-Beschleunigern.

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Diese Integration verändert die Embedded-Entwicklung grundlegend: Klassische Steuerlogik weicht adaptiven Systemen, die lernen, erkennen und entscheiden. Hersteller wie STMicroelectronics NV, Renesas Electronics Corporation und NXP Semiconductors verschmelzen klassische Steuerungselektronik mit neuronaler Rechenlogik – unterstützt von spezialisierten NPUs und Machine-Learning-Accelerators. Dadurch können selbst stromsparende Sensor-Knoten oder Wearables mit lokaler Mustererkennung und Predictive Maintenance auftrumpfen.

Einige innovative Embedded-KI-Cores kristallisieren sich als besonders technologisch wegweisend heraus. Drei aktuelle Plattformen zeigen exemplarisch, wohin sich die Embedded-Entwicklung bewegt.

Dreischichtkuchen: KI im Chip

Mit der STM32N6-Serie bringt STMicroelectronics die KI-Beschleunigung erstmals in den klassischen Mikrocontroller-Bereich. Basierend auf dem Arm Cortex-M55-Kern und erweitert um den hauseigenen Neural-ART Accelerator, erreicht der Chip bis zu 600 Giga-Operationen pro Sekunde bei einer Leistungsaufnahme von nur wenigen hundert Milliwatt.

Möglich wird diese Leistung durch eine Kombination aus tief gepipeten Multiply-Accumulate-Strukturen, optimierten Datenpfaden und einer Speicherarchitektur, die Inferenzoperationen nahezu ohne externen Speicherzugriff ausführt.

Die Recheneinheiten arbeiten stark parallel. Der interne SRAM-Cluster stellt Daten in Burst-Zyklen bereit. So werden Latenzen vermieden.

Der Neural-ART-Block nutzt quantisierte INT8- und teilweise binäre Operationen, um den Energiebedarf pro Operation zu senken. Kurze Leitungslängen, minimierte Kapazitäten und eine präzise getaktete Clock-Gating-Logik fördern Effizienz. Durch den Wegfall typischer Verlustquellen klassischer Digital-Designs werden selbst komplexe Aufgaben wie Audio-Erkennung, Objekterkennung oder Gestensteuerung lokal ausführbar – in Geräten, die bisher kaum mehr Rechenleistung besaßen als eine smarte Uhr.

Die STM32N6-Familie zeigt, dass sich KI-Logik inzwischen so weit miniaturisieren lässt, dass sie direkt in klassische MCU-Designs passt – ein Paradigmenwechsel für Entwickler, die bislang strikt zwischen Steuerung und Inferenz trennten.

Eine Stufe darüber positioniert sich Renesas mit dem RZ/V2H, einem hochintegrierten SoC für industrielle Anwendungen, Robotik und Edge‑Vision. Der Prozessor kombiniert vier Cortex‑A55‑Kerne (Linux‑Ebene), zwei Cortex‑R8 für deterministische Echtzeitregelschleifen und einen Cortex‑M33 für Low‑Level‑Peripherie sowie Safety/Housekeeping.

Das Design ist konsequent auf Datenbewegungsminimierung getrimmt. Herzstück ist der DRP‑AI3‑Beschleuniger, eine dynamisch umkonfigurierbare Prozessorarchitektur. Hier werden Faltungs‑, Aktivierungs‑, Pooling‑ und Element‑Wise‑Kerne zur Laufzeit elektronisch umgeschaltet und dynamisch zusammengestellt. Dadurch sinken Silizium‑Fläche und Leckströme, vor allem aber der externe Speicherverkehr, weil die Operator‑Ketten als Datenfluss eng an lokalen Scratchpads ausgeführt werden.

Der RZ/V2H stellt neben dem ACPU‑, RCPU‑ und MCPU‑Bus einen separaten DRP/DRP‑AI‑Bus bereit; 6 MB on‑Chip‑SRAM dienen als mehrstufiger Tiling‑/Scratchpad‑Puffer für Feature‑Maps und Gewichte, während ein dedizierter DMA die Kacheln burstweise nachlädt. Die Sparsity‑Verarbeitung im DRP‑AI3 unterdrückt Null‑Operationen bereits auf dem Steuerpfad, so dass MAC‑Arrays nur für „nützliche“ Elemente takten. Zusammen mit INT8‑Quantisierung und aggressivem Clock‑/Power‑Gating in feingranularen Power‑Islands erreicht das System hohe Effizienz pro TOP.

Für Vision‑Pipelines ist der Datenpfad kurzgeschlossen: MIPI‑CSI‑2‑Kameras landen über den Video‑Bus im Mali‑C55‑ISP, der Demosaicing/Noise‑Reduction erledigt; danach übernimmt der DRP (klassische Bildoperatoren, OpenCV‑Äquivalente), bevor der DRP‑AI3 die CNN‑/Transformer‑Inferenz verarbeitet. Das reduziert Round‑Trips ins externe LPDDR4/4X‑DRAM und vermeidet Bandbreiten‑ und Latenzspitzen.

Mechanismen wie deterministische R8‑Nebenpfade (Safety‑Critic, Watchdogs, Motor‑Control) und die logische Trennung der Bus‑Domänen verbessern die zeitliche Vorhersagbarkeit gegenüber GPU‑zentrischen Designs.

Aus der Fertigungssicht setzt Renesas auf eine hochintegrierte Mixed‑Signal‑SoC‑Topologie mit kurzen Interconnect‑Längen und kapazitätsarmer lokalen Verdrahtung, um die Energie pro übertragenem Bit zu senken. Mehrere Spannungs‑/Takt‑Domänen erlauben DVFS pro Subsystem (A‑Cluster, R‑Cluster, DRP, DRP‑AI, Video‑Pfad); kritische Netze nutzen Buffer‑Insertion und zielgerichtetes Shielding zur Jitter‑Reduktion.

Der Fokus liegt weniger auf maximaler Spitzenfrequenz als auf hoher Effizienz bei moderaten Takten und engem thermischen Budget – genau passend für lüfterlose Edge‑Systeme in Robotik und Industrie. So vereint die Architektur klassische Steuerungslogik und KI‑Verarbeitung auf engem Raum, ermöglicht unmittelbare Interpretation visueller/sensorischer Daten ohne Cloud‑Roundtrip und liefert dadurch geringere Latenz, bessere Deterministik und einen klaren Effizienzgewinn in sicherheitskritischen Anwendungen.

Den nächsten Entwicklungssprung markiert NXP mit der i.MX 95-Familie, die den Begriff Embedded-KI in den High-End-Bereich verschiebt. Bis zu sechs Arm Cortex-A55-Kerne, kombiniert mit GPU, ISP und der integrierten eIQ Neutron-NPU, bringen Rechenleistung und neuronale Verarbeitung auf ein Niveau, das bisher nur in Industrie-PCs erreichbar war. Diese Plattform unterstützt neben klassischer Bild- und Sprachverarbeitung auch die Ausführung kompakter generativer KI-Modelle im Inferenzbetrieb und erfüllt zugleich die hohen Sicherheits- und Echtzeitanforderungen der Automobil- und Industriebranche. Damit entsteht eine neue Geräteklasse zwischen Embedded-System und Edge-Server – leistungsfähig genug für KI-Inference auf Video-Streams oder Sensordaten, aber kompakt genug für den Schaltschrank oder das Fahrzeug.

Im Herbst 2025 stellte Synaptics seine neue Edge‑AI‑Plattform vor, ein SoC für IoT‑ und Smart‑Device‑Anwendungen oberhalb klassischer MCUs – ähnlich der NXP i.MX 95, jedoch stärker auf Consumer‑Edge optimiert. Die Plattform kombiniert ein Multi‑Core‑CPU‑Cluster mit einer dedizierten NPU‑Pipeline und einem integrierten ISP für Bild‑ und Audiodaten.

Besonders auffällig ist die Verwendung einer hybriden Speicherarchitektur mit gemeinsamem L3‑Cache und Low‑Power‑SRAM‑Bereichen. Der gemeinsame L3‑Cache kann dynamisch zwischen CPU‑ und NPU‑Kernen aufgeteilt werden, was Speicherzugriffe priorisiert und Latenzen verkürzt. Zusätzlich implementiert Synaptics ein gestaffeltes Power‑Gating. Teile des SRAM bleiben im Deep‑Sleep-Modus, während aktive Blöcke weiterhin Daten puffern – das reduziert den Leckstrom deutlich stärker als bei der fixen Cache‑Architektur der i.MX 95. Die Energieeffizienz steigt dadurch erheblich.

Praxiserprobt und domänenspezifisch

Auch die heimische Industrie gestaltet den Weg zu eingebetteter KI in Silizium‑Form aktiv mit – mit einem starken Fokus auf robuste Fertigung, Automotive‑Qualifikation und energieeffizientes Chip‑Design statt auf maximale TOPS‑Zahlen – allerdings mit unterschiedlichen Schwerpunkten im Chip‑Design und der Integration neuronaler Hardware.

Infineon bringt mit der AURIX TC4x‑Serie und der neuen PSoC Edge‑Serie zunehmend KI‑fähige MCUs auf den Markt. Die Architektur kombiniert klassische Sicherheits‑MCUs mit integrierten DSP‑Blöcken für neuronale Inferenz aus Sensordaten – vor allem für Automotive‑Mustererkennung und deterministische Steuerungen. Charakteristisch sind separate Signalpfade für analoge Front‑Ends und KI‑Berechnungen, ein hierarchisches On‑Chip‑Speichersystem zur Datenlokalität und eine ultraeffiziente Power‑Domain‑Trennung für Automotive‑Temperaturbereiche bis 175 °C.

Infineon nutzt bewährte 28‑nm‑Automotive‑CMOS‑Prozesse mit optimierten Metalllagen, um geringe Leckströme und stabile Timings unter Spannungsschwankungen zu gewährleisten.

Bosch verfolgt einen anwendungsspezifischen Ansatz: Das Unternehmen integriert neuronale Netzwerke direkt in seine Automotive‑ASICs für Radar‑, Lidar‑ und Kamerasensoren. Diese Designs setzen auf analoge Vorverarbeitung, gefolgt von kompakten digitalen Inferenz‑Arrays, die speziell auf die Eigenheiten von Fahrzeugumgebungen abgestimmt sind – etwa Temperaturdrift, Vibrationsbelastung und elektromagnetische Störungen.

Bosch nutzt proprietäre Mixed‑Signal‑Layouts, in denen Sensorik, AD‑Wandler und KI‑Logik auf einem Substrat kombiniert werden. Besonders auffällig ist die Verwendung lokaler Speichercluster in den neuronalen Arrays. Die Datenpfade bleiben extrem kurz; der Energiebedarf pro Inferenzzyklus lässt sich um bis zu 70 Prozent reduzieren.

Siemens positioniert sich mit seiner EDA-Tochter Mentor und Tools wie Catapult AI als Partner für automatisierte High-Level-Synthese energieeffizienter neuronaler Hardware. Im Zentrum steht die Co-Optimierung von Schaltplan, Timing und Energieprofil, um Silizium-IP für externe Foundries validierbar zu machen. So werden KI‑Blöcke bereits in der Entwurfsphase auf Siliziumeffizienz hin überprüft – ein entscheidender Beitrag für europäische Halbleiterfertiger, die auf kompakte, validierbare KI‑IP‑Cores angewiesen sind.

Siemens arbeitet eng mit Forschungspartnern und europäischen Foundries zusammen, um die Brücke zwischen EDA‑Design und KI‑Hardware zu schließen.

Im Vergleich zu STM32N6, RZ/V2H und i.MX95 konzentrieren sich die deutschen Hersteller stärker auf sicherheitskritische oder Automotive-Anwendungen als auf universelle KI-Cores. Infineon legt den Schwerpunkt auf funktionale Sicherheit, Zuverlässigkeit und ISO26262-Compliance statt auf reine TOPS-Leistung. Bosch integriert KI in anwendungsspezifische ASICs (Radar, Kamera) und erreicht hohe Energieeffizienz, aber mit geringer Flexibilität. Siemens agiert eher als Tool-Anbieter. Lösungen dieser Anbieter punkten bei Robustheit, Safety-Integration und Automotive-Qualifikation.

Auch auf SoC-Ebene findet ein radikaler Wandel statt. Edge-fähige Plattformen wie NVIDIA Jetson Orin, Qualcomm QCS8550, oder Ambarella CV3 verschmelzen CPU, GPU, NPU und oft auch ISP- und Sicherheitsfunktionen in einem einzigen, hochintegrierten System. Die Herausforderung liegt dabei in der Balance zwischen Rechenleistung, thermischem Budget und deterministischem Verhalten. In sicherheitskritischen Bereichen wie Automotive, Medizintechnik oder Industrieautomation entscheiden diese Eigenschaften über Akzeptanz und Zulassung.

SoCs führender deutscher Anbieter sind stark domänenspezifisch ausgelegt. Infineon integriert inferenzfähige DSP-Blöcke in die AURIX-TC4x-Serie und kombiniert Safety-MCU-Logik mit neuronaler Signalverarbeitung für Automotive- und Industrieanwendungen. Bosch entwickelt ASICs mit eingebetteten neuronalen Netzen für Radar- und Kamera-Sensoren und forscht an selbstlernenden MEMS. Siemens konzentriert sich über Mentor/Catapult AI auf Toolchains, unterstützt jedoch Partner bei der Entwicklung von Edge-AI-ASICs. Insgesamt liegt der Fokus in Deutschland eher auf sicherheitszertifizierten, energieeffizienten KI-on-Chip-Ansätzen für spezialisierte Anwendungen, weniger auf universellen NPUs.

In Forschungslaboren steht bereits eine neue Generation von Architekturen für „KI auf dem Chip“ in den Startlöchern.

Zwischen Stuttgart, Dresden und Bochum

Q.ANT (Stuttgart), eine TRUMPF-Tochter, geht den photonikbasierten Weg. Ihr photonischer Beschleuniger nutzt Lichtinterferenzen, um neuronale Berechnungen mit extrem hoher Energieeffizienz auszuführen — bisher als Konzeptstudie im Laborumfeld; die industrielle Serienanwendung steht noch am Anfang. Das Ziel ist kein MCU, sondern ein High-Performance-Edge-Modul für Echtzeit-AI in der industriellen Sensorik und Robotik (siehe dazu auch den Bericht Qubit-Architekturen unter die Haube geschaut)

Vor diesem Hintergrund setzt sich der Trend zu analogen KI-Chips für die intelligente Edge fort. Diese Klasse von Chips berechnet neuronale Netze direkt in der analogen Domäne. Noch befindet sich die Technologie überwiegend im Labor- und Early-Prototype-Stadium.

Semron (Dresden) arbeitet an einer 3D-Compute-in-Memory-Architektur namens CapRAM, bei der Rechenoperationen direkt im Speicher stattfinden. Die Technologie kombiniert elektrische und kapazitive Effekte zu einem Chipdesign, das neuronale Netze analog auf winzigem Raum abbilden könnte – mit Zielwerten von mehreren hundert Millionen Parametern pro Quadratmillimeter.

Gemesys aus Bochum verfolgt das Prinzip des analogen Lernens mit einer biologisch inspirierten Architektur: einem neuromorphen Chip, der seine „Synapsen“ durch Stromflüsse selbständig anpasst, anstatt digitale Gewichte zu berechnen.

Analoges Lernen in Hardware mit neuromorphen Chips von Gemesys

Während heutige KI-Cores digitale Inferenz beschleunigen, arbeiten Startups wie Gemesys bereits an der nächsten Stufe: analogen, neuromorphen Prozessoren, die Training und Lernen physikalisch im Silizium vollziehen. Noch sind diese Ansätze Labor-Technologien, doch sie zeigen, wohin die Embedded-Entwicklung langfristig zielt – zu Systemen, die nicht nur rechnen, sondern wirklich lernen.

Das Startup Gemesys entwickelt eine völlig neue Klasse von KI-Chips: analog-neuromorphe Recheneinheiten für bioinspiriertes Lernen.

Statt neuronale Netze digital zu simulieren, überträgt Gemesys die Prinzipien biologischer Informationsverarbeitung direkt auf das Silizium mit neuen Schaltungsformen, den sogenannten Memristoren. Die Architektur emuliert synaptische Plastizität mit dem Ziel, kontinuierliches maschinelles Lernen direkt auf dem Chip zu ermöglichen — ohne energieintensive Matrixmultiplikation eines GPU-Clusters und ohne den Roundtrip in die Cloud.

„Das Besondere an einem Memristor ist“ - erklärt Dr.-Ing. Dennis Michaelis, einer der drei Mitgründer — die Fähigkeit, „nicht nur den Widerstandswert [zu] speichern“, sondern auch „den Zustand, in dem er sich zuletzt befunden hat“. Dies ermöglicht „das Verarbeiten und Speichern von Informationen an demselben physikalischen Ort“: also das In-Memory Computing.

Während klassische KI-Beschleuniger (z. B. GPU, NPU) neuronale Netze numerisch berechnen, macht sich Gemesys die Leitfähigkeiten analoger Schaltkreise zu Nutze, um synaptische Gewichtungen nachzubilden. Der Chip soll bei niedrigen Taktraten von einigen MHz und mit einem Bruchteil der Energie.

Die Compute-in-Memory-Architektur von Gemesys eliminiert Fetch-Cycles, senkt die Latenz und spart bis zu zwei Größenordnungen an Energie. Erste Labor-Prototypen sollen Lernvorgänge mit weniger als 10 mW realisieren – bei Aufgaben, für die herkömmliche NPUs mehrere Watt verschlingen würden.

Der Chip kann nicht nur inferieren, er trainiert selbständig – ein wahrer Durchbruch gegenüber NPUs. Die Daten müssen den Chip nicht verlassen; das reduziert Bandbreite, Latenz und Sicherheitsrisiken. Aktuell richtet sich der Ansatz nicht an klassische Embedded-MCUs, sondern an Edge-Intelligenz in Sensorik, Robotik und IoT-Geräten, wo kontinuierliches Lernen vor Ort eine überragende Rolle spielt – etwa für adaptive Motorsteuerungen, selbstkalibrierende Systeme oder akustische Signalerkennung.

Das Grundelement ist eine Art „programmierbarer Synapse“ auf der Basis memristiver oder transistorähnlicher analoger Bauelemente. Diese speichern die Lerngewichte kontinuierlich, nicht quantisiert, und verändern sie durch den Stromfluss — ähnlich, wie biologische Synapsen ihre Stärke durch Signale anpassen. Das Training basiert auf On-Chip-Adaptivität durch analoge Rückkopplung.

Die Speicherung erfolgt direkt im Bauelement; es ist kein RAM nötig, kein Fetch-Cycle, keine Quantisierung. Als Speichermedium kommen resistive oder kapazitive Analogspeicher zum Einsatz.

Im Rahmen des Projekts EMULAITE entwickelt Gemesys in Kooperation mit dem Lehrstuhl für Produktionssysteme (LPS) der Ruhr-Universität Bochum einen wegweisenden Ansatz für das KI-Training der Chips.

Das neuronale Netzwerk wird als analoger Schaltkreis auf der Basis energiesparender Memristor-Technik realisiert – ganz ohne klassische Matrixmultiplikationen oder häufige Speicherzugriffe. Memristoren unterstützen synaptische Gewichtsanpassungen als direkte physikalische Prozesse innerhalb des Schaltkreises: Lernen erfolgt durch Stromflüsse und Widerstandsänderungen.

Diese Technologie führt zu einer drastischen Reduzierung des Energieverbrauchs im KI-Training: Schätzungen zufolge ist die Methode von EMULAITE 100- bis 1.000-mal energieeffizienter als konventionelle gradientenbasierte Verfahren. Dies ist ein Meilenstein für nachhaltiges und ressourcenschonendes Edge-AI-Training. So können erstmals auch batteriebetriebene Geräte und Embedded-Systeme lokal im Chip lernen, ohne auf datenintensive Cloud-Lösungen angewiesen zu sein.

Das Projekt eröffnet neue Möglichkeiten für den Einsatz von Künstlicher Intelligenz im energiebegrenzten Umfeld und wird im Rahmen der Initiative Grüne Gründungen.NRW gefördert.

Noch steht Gemesys am Anfang der Kommerzialisierung. Analoge Systeme erfordern präzise Kalibrierung und kompensierende Algorithmen, um Temperatur- oder Drift-Effekte auszugleichen. Dennoch gilt das Konzept als vielversprechend: Anstatt neuronale Netze zu simulieren, werden sie realisiert.

Verwandte Konzepte erforschen unter anderem Innatera Nanosystems aus den Niederlanden und die kalifornische BrainChip. Mit seinem analogen Neuromorph-Chip bewegt sich Gemesys allerdings in einer neuen Dimension der KI-Verarbeitung: am Übergang von datengetriebener KI zu materiell verankerter Intelligenz.

Fazit

Die jüngste Generation von Mikrocontrollern und SoCs verankert Künstliche Intelligenz direkt in der Hardware. Wo früher Software-Bibliotheken auf externen Prozessoren liefen, übernehmen heute spezialisierte KI-Cores die komplette Inferenz – direkt im Chip, mit minimaler Latenz und bemerkenswertem Wirkungsgrad.

Die jüngsten Innovationen verdeutlichen, wie sich die Embedded-Welt neu ausrichtet: KI wird zur Hardware-Funktion, so selbstverständlich wie ein Timer oder ADC. Sie verändert die Art, wie Entwickler Software schreiben, Systeme testen und Sicherheitskonzepte umsetzen. Aus reaktiven Steuerungen werden adaptive Systeme, aus festen Abläufen lernende Prozesse. Der klassische Mikrocontroller, lange Zeit das Sinnbild deterministischer Einfachheit, wird zum Leistungsträger der Edge-Intelligenz. (mbf)

* Anna Kobylinska und Filipe Pereia Martins arbeiten für McKinley Denali, Inc., USA.

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