Leiterplatten für den Halbleitertest Eine Leiterplatte mit mehr als 100 Lagen: Wofür braucht man das?

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Leiterplatten mit 100, 120 oder 140 Lagen sind kein Standard, können bei hochkomplexer Testhardware aber durchaus notwendig werden. Bereits 20, 30 oder 40 Lagen gelten als anspruchsvolle Leiterplattenaufbauten, doch bei Testboards für hochkomplexe Halbleiter reichen inzwischen selbst solche Stack-ups nicht immer aus.

Als Paul Eisler Ende der 1930er- und Anfang der 1940er-Jahre darüber nachdachte, Ordnung in das handverlötete Kabelchaos elektrischer Systeme zu bringen, fiel ihm sicherlich im Traum nicht ein, dass sein „printed circuit“ Dekaden später mehr als 100 Lagen umfassen könnte. Mehr als 100 Lagen aufzubauen, das klingt erst einmal nach einem Rekordversuch und weniger danach, als gäbe es dafür einen praktischen Nutzen.

Doch ob man es glaubt oder nicht, es gibt einen Bereich, in dem ein solcher nicht alltäglicher Aufbau Sinn ergibt. Solche Leiterplatten stellen eine Antwort auf ein Problem dar, das mit immer komplexeren Halbleitern wächst: Irgendwie müssen Tausende Anschlüsse eines Chips mit einem Testsystem verbunden werden.

Besonders deutlich wird das bei sogenannten Loadboards für Automated Test Equipment (ATE). Sie bilden die elektrische Schnittstelle zwischen dem Tester und dem Device under Test (DUT), also dem Prüfling. Über das Board laufen die Testsignale zum Bauteil und wieder zurück, gleichzeitig muss es den Prüfling mit verschiedenen Versorgungsspannungen und hohen Strömen versorgen.

Bei komplexen SoCs können dabei Tausende Testkanäle zusammenkommen. Anbieter von Loadboard-Designs sprechen inzwischen von mehr als 40.000 Netzen auf einer einzigen Leiterplatte. Für besonders komplexe Testboards werden Layerzahlen von 80 und mehr genannt. Einzelne Designs reichen tatsächlich über die Marke von 100 Lagen hinaus.

Mehr Anschlüsse bedeuten nicht einfach mehr Leiterbahnen

Eine naheliegende Erklärung wäre: mehr Pins, mehr Leiterbahnen, mehr Lagen. Ganz so einfach ist es allerdings nicht. Auf einem ATE-Board konkurrieren unterschiedliche Anforderungen um den verfügbaren Platz. Und eine Vergrößerung des Boards ist nur begrenzt möglich, weil mechanische Vorgaben und möglichst kurze elektrische Wege Grenzen setzen.

Das bedeutet, dass digitale Hochgeschwindigkeitssignale kontrollierte Impedanzen und geeignete Referenzebenen benötigen. Versorgungsspannungen brauchen niederimpedante Strompfade, daneben müssen Masseflächen, analoge Signale und gegebenenfalls HF-Verbindungen untergebracht werden.

Die Leiterplatte ist dabei selbst Teil des Messsystems. Verluste, Reflexionen, Übersprechen oder eine instabile Spannungsversorgung können das Messergebnis beeinflussen. Im ungünstigsten Fall erscheint dann nicht die Testhardware, sondern der eigentlich funktionsfähige Halbleiter als fehlerhaft. Zusätzliche Lagen schaffen deshalb nicht nur Routingfläche. Sie ermöglichen auch dedizierte Power- und Ground-Planes und helfen dabei, Signale voneinander zu isolieren und definierte Rückstrompfade aufzubauen.

Irgendwann wird die Dicke selbst zum Problem

Was elektrisch hilft, macht die Fertigung allerdings schwieriger. Mit jeder zusätzlichen Lage wächst die Herausforderung, Innenlagen, Bohrungen und Pads exakt zueinander auszurichten. Besonders kritisch wird das bei sehr dicken Leiterplatten und gleichzeitig kleinen Bohrdurchmessern: Das Verhältnis zwischen Leiterplattendicke beziehungsweise Bohrungstiefe und Bohrdurchmesser steigt – die sogenannte Aspect Ratio.

Durchkontaktierungen lassen sich dann schwieriger zuverlässig bohren, reinigen und metallisieren. Bei hochlagigen Testboards kommen deshalb unter anderem Blind und Buried Vias, Microvias, Backdrilling sowie mehrere aufeinanderfolgende Laminierungsprozesse zum Einsatz.

Dazu kommt, dass große Kupferunterschiede zwischen den einzelnen Ebenen beim Laminieren Spannungen erzeugen können. Das Board kann sich verziehen, während sich gleichzeitig die Registrierungstoleranzen der vielen einzelnen Lagen aufsummieren. Die Ebenheit wird damit selbst zu einem Qualitätsmerkmal.

100 Lagen sind kein Standard

Dass inzwischen Leiterplatten mit dreistelligen Lagenzahlen auftauchen, bedeutet deshalb nicht, dass sich die gesamte Leiterplattenindustrie in diese Richtung bewegt. Selbst im Halbleitertest sind solche Konstruktionen das obere Ende des technisch Notwendigen. Der Trend dahinter ist dennoch relevant, denn Pinzahlen, Datenraten und Leistungsaufnahme moderner High-End-Halbleiter steigen gleichzeitig. Damit wachsen auch die Anforderungen an die Hardware, mit der diese Bauteile geprüft werden.

Übersichten für ATE-Anwendungen ordnen Loadboards für besonders pinreiche SoCs, GPUs und KI-Prozessoren bereits der Klasse von 80 Lagen und mehr zu. Andere Spezialisten nennen 40 bis 60 Lagen als Bereich leistungsfähiger Loadboards und bieten Konstruktionen bis 110 Lagen an. Die Zahlen unterscheiden sich erheblich. Sie zeigen, wie weit sich diese Spezialdisziplin inzwischen von gewöhnlichen Multilayer-Leiterplatten entfernt hat.

Die eigentliche Grenze ist nicht die Zahl der Lagen

Und genau deshalb sagt die Zahl allein erstaunlich wenig darüber aus, wie schwierig eine Leiterplatte zu fertigen ist. 100 vergleichsweise unkomplizierte Ebenen können unter Umständen leichter beherrschbar sein als ein niedrigerer Stack-up mit extrem kleinen Bohrungen, engen Impedanztoleranzen und anspruchsvollen Materialkombinationen.

Entscheidend ist das Zusammenspiel aus Lagenzahl, Gesamtdicke, Leiterstrukturen, Via-Geometrie, Registrierung, Materialsystem sowie Anforderungen an Signalintegrität und Stromversorgungsintegrität. Ein aktueller Fertigungsbeitrag zu High-Layer-ATE-Boards bringt diesen Punkt ebenfalls auf: Die maximale Lagenzahl allein sei kein sinnvoller Maßstab für die Fertigungsfähigkeit eines PCB-Herstellers. Damit sind Leiterplatten mit mehr als 100 Lagen vor allem ein ziemlich eindrucksvolles Symptom. Je komplexer die Halbleiter werden, desto komplexer wird auch die Hardware, die beweisen muss, dass sie funktionieren. (sb)

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