Fertigungstechnologien im Angström-Bereich IBM fertigt Testchip in 0,7-Nanometer-Prozess

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IBM ist eigenen Angaben zufolge erstmals ein Fertigungsprozess unterhalb der Strukturgröße von einem Nanometer gelungen: Das Nanostack genannte Verfahren verspricht Strukturgrößen von 7 Angström und daraus resultierend mehr Dichte, Effizienz und Leistung von Halbleitern. Doch Bonding, Kosten und Kühlung bleiben weiter anspruchsvoll.

IBM hat eine neue Chiptechnologie für einen 0,7-nm-Prozessknoten vorgestellt. Das entspricht 7 Angström und läge damit erstmals unterhalb der Marke von einem Nanometer. Wie bei anderen Fertigungstechologien seit der 14-Nanometer-Produktion ist diese Angabe rein physikalisch nicht als exakte Strukturbreite zu verstehen, sondern als Bezeichnung für eine neue Technologiegeneration.

Das Unternehmen hat auf Basis dieser Technologie einen Testchip mit nahezu 100 Milliarden Transistoren „auf einer Fläche in der Größenordung eines Fingernagels“ vorgestellt, wie IBM schreibt – eine genauere Flächenangabe liegt leider nicht vor. Gegenüber IBMs 2-nm-Technologie von 2021 soll die sich aber dieTransistordichte damit annähernd verdoppeln.

IBM nennt als Zielwerte bis zu 50 Prozent mehr Leistung oder bis zu 70 Prozent bessere Energieeffizienz im Vergleich zum eigenen 2-nm-Knoten. Für SRAM-Strukturen spricht das Unternehmen zudem von rund 40 Prozent Flächenersparnis, was besonders für KI-Beschleuniger und speichernahe Rechenlasten relevant sein kann.

Nanostack statt klassischer Skalierung

Die neue Architektur trägt den Namen Nanostack. Sie baut auf Gate-All-Around- beziehungsweise Nanosheet-Transistoren auf, stapelt komplementäre n- und p-Typ-Transistoren jedoch vertikal, statt sie nebeneinander in einer Ebene anzuordnen.

Damit nähert sich Nanostack dem Konzept eines CFET an, also eines Complementary Field-Effect Transistor. Bei CFETs werden NFET und PFET übereinander platziert, um die laterale Fläche einer CMOS-Zelle zu verringern und mehr Logik auf derselben Siliziumfläche unterzubringen.

IBM setzt dabei auf eine sequenzielle Integration. Zunächst wird eine vollständige Transistorebene hergestellt, anschließend folgt eine zweite Ebene darüber. Die Transistoren sind außerdem leicht versetzt angeordnet, was laut IBM direkte Kontakte von Vorder- und Rückseite erleichtert und die Verdrahtung dichter Logikzellen verbessern kann.

Abweichender Weg zu Intel, Samsung und TSMC

Andere führende Chipentwickler verfolgen bei CFETs überwiegend monolithische Ansätze. Dabei entstehen obere und untere Transistoren in einem gemeinsamen Prozessstapel auf einem Wafer. Intel, Samsung und TSMC experimentieren hierfür mit unterschiedlichen Nanosheet-Konfigurationen, Isolationsschichten und vertikalen Kontaktstrukturen.

IBMs Ansatz unterscheidet sich grundlegend, weil n- und p-Typ-Transistoren auf getrennten Wafern entstehen und anschließend über ultradünnes dielektrisches Bonding zusammengeführt werden. Dadurch lassen sich die beiden Transistortypen unabhängiger optimieren, etwa bei Kanalmaterial, Prozessbedingungen, mechanischer Verspannung oder Geometrie.

Dieser Freiheitsgrad ist technisch attraktiv, erhöht aber die Komplexität. Zwei aktive Transistorebenen müssen extrem präzise ausgerichtet werden, und jeder Defekt an der Bonding-Grenzfläche kann die Ausbeute beeinflussen. Auch Routing, Stromversorgung und Wärmeabfuhr werden anspruchsvoller, weil sich aktive Schichten nicht mehr nur in einer Ebene befinden.

Für Hochleistungsanwendungen kann der Ansatz dennoch interessant sein. Gerade KI-Beschleuniger, Cloud-Prozessoren und große Serverchips profitieren von höherer Transistordichte, mehr SRAM pro Fläche und besserer Performance pro Watt. In diesen Segmenten können zusätzliche Fertigungskosten eher durch Effizienzgewinne kompensiert werden.

Für klassische Client-Prozessoren oder kostensensible Elektronik ist die Bewertung weniger eindeutig. Zwei hochwertige Front-End-Wafer, zusätzliche Bonding- und Dünnungsschritte sowie potenziell niedrigere Ausbeuten könnten die Fertigung verteuern. IBM macht bisher keine konkreten Angaben zu Kosten oder industrieller Skalierbarkeit.

Die Arbeiten stammen aus IBMs Halbleiterforschung in Albany, New York, gemeinsam mit Partnern aus der Fertigungsausrüstung. Dort sollen künftig auch High-NA-EUV-Prozesse eine Rolle spielen. Der jetzt gezeigte 0,7-nm-Testchip ist jedoch vor allem ein Forschungsnachweis, kein unmittelbar lizenzierbarer Massenfertigungsprozess.

IBM sieht für Nanostack eine mögliche Produktionsperspektive innerhalb der kommenden fünf Jahre. Bis dahin muss sich zeigen, ob Ausrichtung, Bonding, Wärmeabfuhr, Verdrahtung und Yield in einem wirtschaftlichen Prozess zusammenfinden.(sg)

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