Halbleitertest im KI-Zeitalter Warum eine gezielte Testverteilung notwendig ist

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Das Ende des Mooreschen Gesetzes und der Boom bei KI-Beschleunigern machen radikal neue Teststrategien erforderlich. Durch eine gezielte Testverteilung, die auf Wafer-Ebene beginnt und bis zum System-Level-Test reicht, lassen sich die Kosten senken und die Qualität komplexer 3D-Packages sichern.

Die rasche Verbreitung künstlicher Intelligenz (KI) beschleunigt das Wachstum des Halbleitermarktes maßgeblich. Analysten prognostizieren inzwischen, dass dieser bereits in diesem Jahrzehnt ein Marktvolumen von einer Billion US-Dollar erreichen wird. Ein erheblicher Anteil der Halbleiter wird dabei auf GPUs entfallen, die in Rechenzentren für KI-Workloads eingesetzt werden.

Befeuert durch starke und nachhaltige Investitionen seitens der Hyperscaler werden High-Performance-Computing- (HPC) und KI-Rechenzentren voraussichtlich einen bedeutenden Anteil des Gesamtmarktes ausmachen. Ursache für dieses Wachstum ist der stetig steigende Bedarf an Rechenleistung: Die Trainingsanforderungen generativer KI-Modelle haben sich seit 2018 jährlich vervierfacht, gemessen in Gleitkommaoperationen pro Sekunde (FLOPS).

Darüber hinaus kommen Halbleiter zunehmend auch in verbrauchernahen KI-Anwendungen zum Einsatz, darunter KI-fähige PCs, Smartphones, Artificial-Reality-Systeme, autonome Taxis sowie humanoide Roboter.

Zunehmende Testherausforderungen

Die zunehmende Komplexität KI-fokussierter Halbleiterbauelemente stellt die Halbleiter-Testprozesse vor erhebliche Herausforderungen. Die Transistoranzahl steigt weiterhin stark an, was zu einem entsprechenden Zuwachs des strukturellen und funktionalen Testumfangs führt.

Die Leistungsaufnahme hat sich zu einem der kritischsten limitierenden Faktoren in Testumgebungen entwickelt. Die Leistungsanforderungen moderner Bauelemente steigen rapide an und erfordern, dass automatisierte Testsysteme (ATE) sehr hohe Ströme mit präziser Regelung und hoher Messgenauigkeit bereitstellen. Netzteile für Hochleistungsbauelemente müssen dabei flexibel skalierbar sein, den gekoppelten Betrieb (Ganging) unterstützen und auch unter dynamischen Lastbedingungen eine konstante Performance gewährleisten. Die höheren Leistungsniveaus erfordern zudem weiterentwickelte Schutzmechanismen sowie eine detailliertere Spannungs- und Stromprofilierung, um sowohl die Bauteilsicherheit als auch die Kontaktintegrität der Testschnittstelle sicherzustellen.

Steigende Testleistungen

Das Wärmemanagement gewinnt gleichermaßen an kritischer Bedeutung. Mit steigenden Testleistungen von mehreren Kilowatt wird eine aktive thermische Regelung (Active Thermal Control, ATC) immer häufiger erforderlich. Das trifft sowohl auf Wafer-Ebene als auch bei Die-Level- und Package-Tests zu. Ein effektives Wärmemanagement erfordert die Echtzeitüberwachung von Leistungsaufnahme und Temperatur sowie vorausschauende KI-Funktionen, die thermische Abweichungen frühzeitig erkennen und proaktiv gegensteuern können.

Packaging-Trends verschärfen diese Herausforderungen zusätzlich. Fortschrittliche 3D-Packages sowie Multi-Chiplet-Aufbauten werden kontinuierlich größer, was sowohl das Handling der Bauelemente als auch das Multisite-Testen deutlich erschwert. Größere Sockel benötigen mehr Platz auf den Testboards und erhöhen damit die Komplexität der Anbindung von ATE-Ressourcen. Mit zunehmender Integration optischer Funktionen wird schließlich der Einsatz integrierter elektrooptischer Testlösungen erforderlich. Das macht die Bereitstellung optischer Messtechnik über alle Teststufen hinweg notwendig: vom Wafer Probing bis hin zum Final-Test.

Erhöhter Aufwand im Test-Engineering

Die Bereitstellung der erforderlichen Testressourcen bei gleichzeitig verkürzter Time-to-Market für komplexe Bauelemente erfordert einen beschleunigten Test-Engineering-Aufwand. Dieser umfasst unter anderem die Unterstützung von Chiplet-Architekturen, einschließlich des gleichzeitigen Tests heterogener und homogener Kerne auf demselben Substrat. Darüber hinaus wird Testverschlüsselung notwendig sein, um geistiges Eigentum (IP) in Multi-Vendor-Umgebungen zu schützen. Künstliche Intelligenz wird dabei eine zentrale Rolle spielen. Beispielsweise bei der Code-Generierung und Fehlersuche als auch bei der Zusammenführung von Testabläufen, um die Parallelität der Tests zu erhöhen und die Testzeit zu verkürzen.

Die weiter zunehmende Komplexität wird den Test-Workflow maßgeblich bestimmen. Bis zum Ende dieses Jahrzehnts werden GPUs jeweils bis zu eine Billion Transistoren integrieren, während KI-Cluster aus bis zu einer Million GPUs bestehen werden. Da der Testumfang mit der Transistoranzahl skaliert, muss der Test immer strengere Anforderungen an die Defektrate pro Million (DPPM) erfüllen. Der Produktionstestprozess wird mehrere Test-Insertions erfordern. Das beginnt beim Die-Level-Test und reicht über Burn-in und System-Level-Test (SLT) bis hin zu optischen Tests.

Um zu verhindern, dass die Gesamttestzeit unverhältnismäßig lang wird, sind optimierte Test-Insertions erforderlich, die sowohl die Testkosten (Cost of Test, COT) reduzieren als auch die Time to Market (TTM) verkürzen. Dabei wird es entscheidend, dass die jeweiligen Testinhalte in der richtigen Teststufe ausgeführt werden. Dies lässt sich durch eine nahtlose Portierbarkeit von Testinhalten unterstützen, die es ermöglicht, Tests flexibel von einer Test-Insertion zur nächsten zu verlagern. Das Ergebnis ist eine effiziente Testverteilung, die DPPM, Time to Market (TTM) und Cost of Test (COT) optimal ausbalanciert.

Flexible Verlagerung von Testinhalten

Im Zeitalter zunehmender Komplexität sind Testinhalte in Bewegung, mit dem Ziel, die Testverteilung zu optimieren und die geforderten Qualitätsziele zu erreichen. Frühe Teststufen konzentrieren sich darauf, Known Good Dies zu identifizieren und eine intelligente Assemblierung von Multi-Die-Packages zu ermöglichen. Dadurch werden Materialverluste minimiert und die Kosten für das Packaging fehlerhafter Komponenten vermieden. Spätere Teststufen fokussieren sich auf die Sicherstellung der Systemzuverlässigkeit sowie auf die Erkennung von Defekten, die erst unter realen Betriebsbedingungen auftreten. Bild 1 zeigt einen Überblick über diesen Prozess, der sich von der Validierung bis hin zum System-Level-Test (SLT) erstreckt.

Das sogenannte Shifting Left, wie in Bild 2 dargestellt, kann den Yield deutlich erhöhen. Da beispielsweise HBM- und CoWoS-Packaging rund 70 Prozent der Gesamtkosten ausmachen, ist es entscheidend, Testinhalte frühzeitig auf die Wafer- und Die-Ebene zu verlagern. Ziel ist es, Known Good Dies zu identifizieren und ein Die Matching durchzuführen, sodass in 2.5D-/3D-Packages ausschließlich geprüfte und zueinander passende funktionsfähige Bauteile kombiniert werden. So lassen sich Kosten senken und unnötige Materialeinsatz vermeiden. Gleichzeitig kommen thermische Regelung sowie systemnahe Testszenarien zunehmend bereits in früheren Teststufen zum Einsatz.

Die Verlagerung von Tests nach rechts, also die Durchführung von Tests nach dem Packaging, wie in Bild 3 dargestellt, verbessert die Testqualität, indem die DPPM-Werte vor der Auslieferung des Produkts weiter gesenkt werden. System-Level-Test-Umgebungen können Defekte aufdecken, die auf Software-Interaktionen, zeitliche Abweichungen oder thermische Belastungen zurückzuführen sind und auf niedrigeren Teststufen nicht sichtbar werden. Obwohl diese Tests zeitaufwendig sein können, tragen Strategien mit hoher Parallelisierung dazu bei, die Auswirkungen auf den Gesamtdurchsatz wirksam zu begrenzen.

Die Integration optischer Tests, wie in Bild 4 dargestellt, führt zu zusätzlichen Insertions im Testablauf, darunter Tests photonischer Bauelemente sowie die kombinierte Verifikation elektrooptischer Module. Auch in diesen Fällen müssen Testinhalte sowohl nach links als auch nach rechts verlagert werden, um sicherzustellen, dass einzelne Komponenten ebenso wie integrierte Subsysteme die geforderten Qualitäts- und Leistungsanforderungen bereits vor der Endmontage erfüllen.

Ein Fazit

Das Zeitalter der KI-getriebenen Komplexität definiert Test-Distributionsstrategien neu, um den stark steigenden Anforderungen an den Testumfang gerecht zu werden. Wirksames Testen erfordert heute große Mengen an Testdaten sowie die Fähigkeit, diese Daten zu analysieren und daraus Echtzeit-Entscheidungen über den gesamten Test-Flow hinweg abzuleiten. Darüber hinaus sind hohe elektrische Leistungsniveaus sowie eine aktive thermische Regelung (ATC) inzwischen über alle Test-Insertions hinweg erforderlich.

Um diese Anforderungen wirksam zu erfüllen, entwickeln sich automatisierte Testsysteme (ATE) von reinen Fehlerdetektionssystemen hin zu Lösungen für die System-Level-Validierung, unterstützt durch KI-basierte Softwarewerkzeuge. Eine optimale Testverteilung, die Qualitätsziele, Time-to-Market (TTM) und Cost of Test (COT) gleichermaßen erfüllt, erfordert eine enge Zusammenarbeit der Technologiepartner entlang des gesamten Halbleiter-Ökosystems. (heh)

* Fabio Pizza ist Business Segment Manager bei Advantest Europe.

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