Es ist angerichtet: Querschnitt durch erste integrierte Forksheet-Transistoren. Diese erste elektrische Demonstration am Imec ist ein Meilenstein zur Erweiterung von Nanosheets über den 2-nm-Technologieknoten hinaus. (Imec)
Logikintegration jenseits von 2 Nanometer

„CMOS-Skalierung ist noch lange nicht am Ende“

Die Prozessknotengröße gilt als Maßzahl dafür, wie modern Logikintegration ist. Intel produziert in 7 nm, Samsung in 5 nm, TSMC bald in 3 nm, und IBM hat einen ersten 2-nm-Chip präsentiert. Doch was steckt eigentlich hinter der Skalierung der IC-Strukturen? Wo gibt es Probleme, was ist in Zukunft zu erwarten? Darüber sprach ELEKTRONIKPRAXIS mit Naoto Horiguchi, Director CMOS Device Technology, und Zsolt Tokei, Program Director Nano-Interconnects am Imec.

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Bildergalerien

Jeong Eun-seung, Präsident von Samsungs Foundry-Geschäftsbereich: Auf dem hauseigenen Foundry Forum stellte Chiphersteller Samsung erstmals seine Roadmap sowie Pläne für eine serienreife 3-Nanometer-Chipfertigungstechnologie vor. (Bild: Samsung)

Samsung kündigt für 2023 Chips im 3nm-Verfahren an

Samsung möchte in der Chipherstellung die Grenzen des physikalisch möglichen endgültig ausloten: Auf dem hauseigenen Foundry Forum in Seoul wurden Pläne für die Fertigung von Chips in einem 3nm-Node-Verfahren auf Basis spezieller MBCFET-Transistoren bekannt gegeben. Zudem sollen noch 2018 erste 7nm-Chips in Serie erscheinen.

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