Neues Zeitalter für elektronische Test- und Messmethoden

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Jede dieser Techniken hat ihre ganz speziellen Stärken. PCT kann z.B. die Steuerung eines Prozessors übernehmen, um die Verbindungen zwischen dem Prozessor und anderen Chips auf dem Board zu validieren, zu testen und zu debuggen. PCT führt die Tests mit Prozessorgeschwindigkeit durch und braucht kein Betriebssystem. Damit kann es Boards testen, auf denen kein Boot-Prozess abläuft.

Der IBIST (Interconnect Built-In Self Test) von Intel ist ein Beispiel für eine Embedded-Instrumentierungstechnik für Highspeed-I/O-Busse. Intel hat Lizenzen für IBIST an Halbleiterhersteller wie Avago und andere vergeben. Derzeit wird IBIST oft in Designvalidierungsanwendungen eingesetzt, wo Mustergenerierung- und -prüfung, Bitfehlerraten-Prüfung und Margining-Tests zur Überprüfung der Signalintegrität eines Boards angewendet werden. IBIST wird aber auch in strukturellen Boardtest-Applikationen genutzt (Bild 2).

Boundary Scan und berührungslose Tests von Leiterplatten

Boundary-Scan ist eine berührungslose strukturelle Boardtest-Technik zur Prüfung auf Kurzschlüsse und Unterbrechungen. Wenn sie auf der Chip-Ebene implementiert ist, wird die Boundary-Scan-Schnittstelle oft als JTAG-Port bezeichnet (benannt nach der Joint Test Action Group, die mit der Entwicklung des Standards begann). Das IEEE hat verschiedene zusätzliche Standards in der Boundary-Scan-Familie ratifiziert, darunter den 1149.6 für AC-gekoppelte Highspeed-Interconnects oder den kürzlich verabschiedeten IEEE 1149.7, der die Funktionalität des ursprünglichen Standards erweitert und eine kompaktere Schnittstelle bietet.

Diese und andere Embedded-Instrumentierungstechniken können zu NBT-Strategien (Non-intrusive Board Test – berührungslose Boardtests) kombiniert werden, die eine Testabdeckung bieten, die der gleichkommt oder die übertrifft, die mit älteren kontaktgebundenen Techniken erzielt werden konnten. Viele Hersteller verlegen sich auf NBT-Strategien, weil sie damit die heutigen anspruchsvollen Leiterplatten effektiver testen können. Und da sie zum größten Teil auf Software basieren, sind sie wesentlich wirtschaftlicher als frühere Generationen von Testtechniken.

Embedded-Instrumentierungstechniken für die Ansteuerung und das Management von Instrumenten auf Chipebene werden beim ständigen Streben der Industrie nach weiteren technischen Fortschritten eine Schlüsselrolle spielen. So ist das Mooresche Gesetz seit fünf Jahrzehnten die Messgröße für den Fortschritt der Branche. Aber jetzt, da die Prozessgeometrien noch weiter im Submicron-Bereich schrumpfen, werden die Gesetze der Physik zum Hindernis.

3D-Chips sollen Moore's Law weiter gelten lassen

Laut Ansicht von einigen Experten sind 3D-Chips mit Multi-Die-Technik und TSVs (Through-Silicon Vias) eine effektive Möglichkeit, um die Gültigkeit des Mooreschen Gesetzes auch weiterhin zu gewährleisten. Zu den größten Problemen im Zusammenhang mit 3D-Chips zählen die Methoden, die den Herstellern für die Validierung, das Testen und das Debugging dieser Komponenten zur Verfügung stehen, um eine akzeptable Ausbeute zu erzielen.

Und hier kommen einige neue Standards für Embedded-Instrumentierung zum Tragen. Der kompakte Boundary-Scan, der in IEEE 1149.7 definiert ist, wird den Erwartungen nach Zugriffsmöglichkeiten und weitere Testfunktionen für den Multi-Die in einem 3D-Chip zur Verfügung stellen.

Und ein weiterer neuer Standard, der vorläufige IEEE P1687 Internal JTAG Standard, ermöglicht das Management und die Ansteuerung von On-Chip-Instrumenten, die auf dem Halbleiter integriert sind. Viele Chip- und Test-Unternehmen wirken derzeit an der Entwicklung des IEEE P1687 mit. Die Ratifizierung des Standards wird für Anfang 2011 erwartet.

* * Reg Waller ist European Regional Director bei ASSET InterTech, England.

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