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Fraunhofer-Institut für Integrierte Schaltungen IIS

MES Electronic Connect GmbH & Co. KG

Allerdings gibt eine solche Herangehensweise nicht die Degradation eines kompletten ICs wieder. Hierfür muss die gemeinsame Alterung aller Transistoren berücksichtigt werden.

Außerdem können in modernen Halbleitertechnologien die Einflussgrößen nicht mehr unabhängig voneinander betrachtet werden und ein Sättigungsverhalten der Degradation tritt ein.

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Deshalb werden komplexere Beschreibungen benötigt. Beispielsweise sind für die Modellierung von BTI spannungsabhängige Zeitexponenten n [3] sowie die Berücksichtigung von Recovery erforderlich.

Das Prinzip der Alterungssimulation

Während WLR-Messungen und -Modelle auf einzelne Bauteile zugeschnitten sind, müssen für eine Aussage zur Schaltungslebensdauer ihre Eigenschaften über die Zeit mit Hinblick auf die Spezifikation betrachtet werden.

Alle Transistoren einer Schaltung tragen zu deren Alterung bei, und sie werden individuell durch transienten Stress, also analoge Spannungen statt Gleichspannung, belastet.

Alterungssimulationen stehen IC-Designern in verschiedenen EDA-Programmen der gängigen Entwurfsumgebungen zur Verfügung, um diese Aspekte zu untersuchen. Sie bauen auf klassischen Schaltungssimulationen (SPICE) auf und folgen dem in Bild 3 dargestellten Prinzip.

Die betreffende Schaltung wird für ein kurzes, typisches Anwendungsszenario simuliert, was ein Standardschritt im IC-Entwurf zur Abschätzung des Schaltungsverhaltens ist. Aus dieser Simulation werden die transienten Ströme und Spannungen für jeden Transistor extrahiert.

Alterungsmodelle rechnen diese Informationen individuell in Veränderungen der Transistoreigenschaften nach einer bestimmten Betriebsdauer um, wobei eine Zeitextrapolation vorgenommen werden muss. Dadurch entsteht eine virtuell gealterte Schaltung, deren Verhalten per erneuter Simulation ermittelt wird.

Eine solche Analyse kann im Vergleich mit der Spezifikation einer Schaltung die Zuverlässigkeit nachweisen oder Schwachstellen aufzeigen. Sie kann zu einer Reduktion der erforderlichen Design-Margen führen, Over-Design verhindern und damit den IC-Entwurf vereinfachen und verkürzen.

Nachbildung der Alterung über die Nutzungsdauer

Die gängigen EDA-Programme stellen Alterungsmodelle für Transistoren zur Verfügung. Diese sind jedoch für viele Technologien bisher nicht parametrisiert und häufig sehr einfach, weshalb die Analyseergebnisse oft ungenau und vor allem für neue Fertigungstechnologien nicht aussagekräftig sind.

Zudem sind die Modelle herstellerspezifisch und zum Teil proprietär, sodass unterschiedliche Entwurfsumgebungen nicht konsistent sind. Allerdings stehen für die Implementierung eigener Alterungsmodelle in allen gängigen Umgebungen Schnittstellen bereit.

Das Fraunhofer IIS/EAS in Dresden widmet sich deshalb in seiner Forschungsarbeit auch Modellierungslösungen, mit denen eine realistische Abbildung der Elektronikalterung über die Nutzungsdauer und damit die Entwicklung zuverlässiger ICs möglich wird. Dafür wird vor allem an Degradationsmodellen für HCI, BTI und ihre Kombination gearbeitet.

Ihre Basis bilden WLR- sowie gegebenenfalls spezifische Ergänzungsmessungen, die für Standard- und zukünftig auch für HV-Transistoren direkt im Fraunhofer Institut IIS/EAS in Dresden durchgeführt werden können.

Zur Beschreibung von Transistordegradation werden am Fraunhofer IIS/EAS empirische und physikalische Ansätze verfolgt. Empirische Alterungsmodelle werden häufig direkt aus WLR-Messungen mit konstanten Stressbedingungen abgeleitet. Sie müssen im Wesentlichen zwei Bedingungen erfüllen.

Einerseits müssen sie auf Zwischenwerte in Spannungen und Strömen interpolieren können, die in den transienten Zeitverläufen der Simulationen auftreten, aber nicht Teil der Messungen sind. Andererseits müssen sie eine Extrapolation von kurzen, typischen Anwendungsszenarien (im Bereich von Millisekunden) auf Lebensdauern (im Bereich von Jahren) erlauben. Diesen Anforderungen werden die Wissenschaftler durch die lineare Schadensakkumulation oder durch eine geschickte mathematische Modellformulierung mit hoher numerischer Effizienz gerecht.

Physikalische Ansätze können die Genauigkeit von Alterungsmodellen wesentlich verbessern. Zum Beispiel sind Defekte im Gate-Dielektrikum sowie an dessen Grenzfläche zum Kanal die Ursache von NBTI [4]. Im Betrieb eines Transistors werden sie geladen und entladen, was zu Degradation und Recovery führt. Die Anzahl und energetischen Eigenschaften der Defekte sowie die Wahrscheinlichkeiten für das Laden und Entladen unter verschiedenen Spannungsbedingungen sind dabei technologiespezifisch.

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