Chipfertigung mit EUV: TSMC und Samsung preschen vor, Intel fällt zurück

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Samsung und TSMC starten die Serienproduktion von Chips mit 7-nm-Strukturbreite, bei denen erstmals extrem ultraviolettes Licht (EUV) für die Wafer-Belichtung zum Einsatz kommt. Im April 2019 will TSMC zudem die Risk Production für 5-nm-Chips anlaufen lassen – ebenfalls mit EUV. Derweil kämpft Intel weiter mit seiner 10-nm-Fertigung.

Die Chipproduktion mit kurzwelliger Belichtung im extremen Ultraviolettspektrum (EUV) und Strukturgrößen von weniger als 10 nm nimmt Fahrt auf. Die Taiwan Semiconductor Manufacturing Company (TSMC), größter Chip-Auftragsfertiger der Welt, rüstet nach eigenen Angaben eine Fertigungslinie mit den ersten speziell für die EUV-Belichtung ausgelegten Belichtungsmasken aus. Dieser Tape Out genannte Schritt ist der letzte vor dem Beginn der Chipproduktion. Anvisiert ist zunächst das Herstellen eines Chips mit 7 nm Strukturbreite im so genannten N7+-Verfahren. Zum Vergleich: Ein durchschnittliches menschliches Haar hat einen Durchmesser von 60 bis 80 Mikrometern – ist also rund 10.000 mal breiter als ein Substratknoten!

Gegenüber der bisher üblichen Argon-Fluorid-(ArF)-Immersionslithografie, die mit einer Wellenlänge von 193 nm arbeitet und den Einsatz teurer Multi-Patterning-Maskensätze erfordert, nutzt die EUV-Technologie extrem ultraviolettes Licht mit einer Wellenlänge von nur 13,5 nm zur Belichtung von Siliziumwafern. Um eine Lage (Layer) auf einem Siliziumwafer zu realisieren, kommt die EVU-Technologie mit nur einer Maske aus, während bei der ArF-Immersionslithografie für die gleiche Lage bis zu vier Masken erforderlich sein können.

Schlankere Prozesskette, schnellere Chipproduktion

Unter dem Strich kommt die EUV-Technik mit rund 20% weniger Masken aus als ein Non-EUV-Prozess – das spart nicht zuletzt wertvolle Produktionszeit. Darüber hinaus sorgt die EUV-Lithografie dafür, dass die Chips schneller takten können, weniger Strom verbrauchen und bei gleicher Funktionalität weniger Fläche beanspruchen. Da weniger Multi-Patterning nötig ist, ist der Prozess weniger komplex, was sich positiv auf die Designproduktivität auswirkt. In Summe sollen die Herstellungskosten sinken, auch wenn EUV-Maschinen extrem teuer sind.

TSMCs N7+-Verfahren basiert auf der 7-nm-Fin-Field-Effect-Transistor-(FinFET)-Prozesstechnologie N7, die TSMC nach eigenen Angaben im April 2017 mit einer Risk Production eingeführt hat. Das bedeutet: Die gesamte Prozesskette zur Herstellung der Siliziumwafer ist eingerichtet und hat die Zuverlässigkeitstests bestanden. Im Vergleich zum 10-nm-FinFET-Prozess bietet der 7-nm-FinFET-Prozess laut TSMC eine 1,6fach höhere Logikdichte, rund 20% bessere Schaltgeschwindigkeiten und eine Reduzierung der Leistungsaufnahme von etwa 40%. TSMC betreibt derzeit zwei separate N7-Linien: Eine ist optimiert für mobile Anwendungen, die andere für Hochleistungs-Computeranwendungen. TSMC setzt die extrem ultraviolette Strahlung allerdings zunächst nur für wenige Layer ein. Die restlichen Lagen bearbeitet der Chipproduzent im bewährten Lithografie-Verfahren.

Auch Samsung startet EUV-Wafer-Produktion, Intel fällt zurück

Neben TSMC ist Samsung derzeit der einzige Halbleiterproduzent, der 7-nm-Chips fertigen kann. Auch Samsung arbeitet an der Einführung der EUV-Technik für seinen 7LPP-(Low Power Plus)-Prozess. Dieser soll bis zu 40% höhere Flächeneffizienz mit 20% höherer Leistung oder 50% geringerem Stromverbrauch ermöglichen. Wie bei TSMC spricht man bei Samsung von größeren Fertigungsausbeuten mit wesentlich weniger Lagen. Nach aktuellen Informationen hat der Elektronikriese gerade mit der Wafer-Produktion begonnen. Wettbewerber Globalfoundries hat hingegen seine Pläne für eine eigene 7-nm-Fertigung mit EUV zunächst auf Eis gelegt.

Intel, der ehemals größte Chipfertiger der Welt, wollte bereits 2009 seine 32-nm-Produktion mit EUV ausrüsten. Doch die technischen Hürden waren zu groß. Auch bei den folgenden Prozessknotengrößen mit 22 nm, 14 nm und zuletzt 10 nm wurde daraus nichts. Dabei kämpft Intel an mehreren Fronten: Während EUV mit seiner geringen Wellenlänge und speziellen Masken auch extrem kleine Strukturen belichten kann, stößt die bisher vorherrschende Immersionslithografie immer stärker an physikalische Grenzen. Um mit 193 nm Wellenlänge überhaupt Strukturen belichten zu können, die 20mal kleiner sind, kommt das komplizierte Self-Aligned Quad-Patterning (SAQP) zum Einsatz. Die Technik ist jedoch sehr aufwendig und fehleranfällig. Die Folge: Die Ausbeute an funktionsfähigen Chips (Yield) ist zunächst sehr gering, bis die Anlage genau justiert ist. Und das dauert. Intel selbst hatte angekündigt, große Stückzahlen erst im letzten Quartal 2019 liefern zu können.

Für Intel können sich die anhaltenden Verzögerungen zu einem echten Problem auswachsen: Analysten warnen bereits, dass Intel beispielsweise seine Vormachtstellung im Server-Markt verlieren könnte, wenn das Unternehmen seine Probleme bei der 10-nm-Fertigung nicht bald in den Griff bekommt. Wall Street-Analyst Hans Mosesmann, der Managing Director bei Rosenblatt Securities ist, sieht eine Lösung in weiter Ferne. Gegenüber CNBC hat er erklärt, dass der Rückstand in der Chipfertigung Intel noch viele Jahre nachhängen wird.

Von Intels derzeitigen Lieferproblemen hat Rivale AMD massiv profitieren können und besonders im Desktop-Markt Boden gut gemacht. Manche Analysten sehen AMD hier bereits bei gut 30% Marktanteil Ende 2018.

TSMC arbeitet bereits am 5-nm-Prozess

Mit den Erfahrungen aus dem N7+-Prozess bereitet TSMC den nächsten Schritt der Prozessevolution vor: Noch im April 2019 sollen erste Chips in der N5-Risikoproduktion vom Band laufen, deren Strukturgrößen noch einmal 2 nm kleiner sind. Bis zu 14 Layer sollen mit EUV belichtet werden. Die FinFET-Prozesstechnologie mit nur 5 nm breiten Strukturen hat TSMC nach eigenen Angaben für mobile und Hochleistungs-Computeranwendungen optimiert. Im Vergleich mit seinem 7-nm-FinFET-Plus-Prozess setzt TSMC bei N5 noch stärker auf EUV-Lithographie. Ziel sei es, die Komplexität des Fertigungsprozesses zu reduzieren und die Waferfläche optimal ausnutzen zu können.

TSMC setzt die extrem ultraviolette Strahlung allerdings zunächst nur für wenige Layer ein. Die restlichen Lagen bearbeitet der Chipproduzent im bewährten Lithografie-Verfahren.

Passend dazu hat EDA-Tool-Spezialist Cadence bekannt gegeben, dass die eigene Design-Software von TSMC für die N5- und N7+-Prozesse zertifiziert wurde. Konkret haben die Digital-, Signoff- und Custom/Analog-Tools von Cadence neue DRM- und SPICE-Zertifizierungen von TSMC erhalten. Nach Angaben von Cadence setzen bereits erste Kunden die Tools für 5-nm-Design-Projekte vom ersten Bring-up bis zur vollen Produktionsentwicklung ein. Andere Kunden hätten bereits N7+-Projekte in der Produktion.

Globalfoundries legt 7-nm-Chip-Produktion auf Eis

„EUV-Lithographie ist serienreif“ – erste Chips ab 2019

Samsung kündigt für 2023 Chips im 3nm-Verfahren an

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