Warum es sinnvoll ist, Signale auf den Innenlagen von Platinen zu testen

Der Platinen-Test kann bis zu einem Viertel der gesamten Herstellungskosten ausmachen. Frühzeitiges planen hilft, um Kosten zu sparen. Auch Leitungen in den Innenlagen müssen einbezogen werden.

Anbieter zum Thema

FlowCAD EDA-Software Vertriebs GmbH

Beta LAYOUT GmbH

Eurocircuits GmbH

Zwei wesentliche Trends der Elektronik halten weiter an und haben einen Einfluss auf die Teststrategie von Leiterplatten. Der erste Trend ist die fortwährende Miniaturisierung von Endprodukten mit immer kleineren Leiterplatten, kleineren Bauteilen und engeren Platzierungsvorgaben. Das führt zu einer höheren Packungsdichte der Elektronik und dazu, dass andere Techniken in das Design integriert werden. Durchkontaktierungen, die durch die ganze Leiterplatte gehen, werden jetzt als blind und Burried-Laser-Vias mit viel kleinerem Durchmesser realisiert. Stecker und Kabelverbindungen werden durch starr-flexible Aufbauten ersetzt. Die Bauteile werden als Embedded Components auf die Innenlagen in der Leiterplatte platziert. Durch die niedrigeren Spannungspegel moderner Signalübertragung auf ungefähr 1 V und eine präzisere Ätztechnik in der Leiterplattenfertigung werden die Strukturbreiten der Leiterbahnen und deren Abstände weiter verringert.

Der zweite Trend ist die steigende Datenübertragungsgeschwindigkeit. Mit steigenden Datenraten werden die Vorschriften für eine bestimmte Signalqualität komplexer und restriktiver. Die Spannungspegel und auch die absoluten Spannungswerte für Toleranzen sinken. Beim Verlegen der Signalleitungen müssen mehr Designregeln berücksichtigt werden. Um Impedanzsprünge als Quelle für SI-Probleme zu vermeiden, dürfen Leiterbahnen nur noch eine konstante Breite und bei differentiellen Signalen einen bestimmten Abstand haben.

Bildergalerie

Kein Platz mehr für Testpunkte

All dies führt dazu, dass es auf den beiden Außenseiten einer Leiterplatte keinen Platz mehr für Testpunkte gibt bzw. die Verwendung von Testpunkten nicht erlaubt ist. Einige Designer hatten mit Stubs versucht die Testpunkte neben die Bauteile zu verlegen, so dass sie nicht mehr vom Gehäuse der Bauteile verdeckt werden. Andere versuchten die Testpunkte direkt auf die Leitungen zu platzieren oder mit Stubs einen Testpunkt von der Signalleitung abzuzweigen. Aber alle diese Versuche haben bei steileren Anstiegszeiten der Signale bzw. höheren Frequenzanteilen negative Auswirkungen auf die Signalqualität. Sie führen zu Impedanzsprüngen und damit zu Reflexionen auf den Leitungen, oder die Stubs wirken wie eine Antenne für dieses Signal. Auch ein Feld von Testpunkten auf einem Adress- und Datenbus hat Auswirkungen auf die Impedanzen der Busleitungen.

Starr-flexible Leiterplatten haben viele Vorteile, aber sie zu testen ist bei dieser Art von PCB schlechter. Die verschiedenen Möglichkeiten einer Kontaktierung für den Test verringern sich dadurch, dass die Stecker bei starr-flexiblen Konstruktionen wegfallen. Der flexible Bereich ist häufig durch einen Schutzlack als Kontaktfläche ausgenommen und somit für Testpunkte verboten. Erschwerend kommen die besonderen Sperrflächen, sogenannte Keep Outs, für Durchkontaktierungen beim Übergang vom starren zum flexiblen Bereich hinzu. Damit verringert sich auch die Möglichkeit, Testpunkte aufzubringen.

Das Problem der hohen Integrationsdichte

Durch höhere Integrationsdichten bei den Bauteilen steigt auch die Anzahl der Pins an den Bauteilen. Es gibt vermehrt Signale, die aus einem BGA (Ball Grid Array) kommen und sofort unter dem BGA in eine Innenlage der Leiterplatte abtauchen, dort bis zum nächsten BGA verlegt werden, wo sie ebenfalls unter einem BGA wieder auftauchen. Im bestückten Zustand ist das Signal von außen nicht mehr zugänglich. Aufgrund der Vielzahl von Signalen unter einem BGA kann nicht für jedes Signal eine Leitung zu einem Testpunkt außerhalb der Bauteilkontur geführt werden, da das Herausführen von Stegleitungen an jedem Signal zu Antennen führt.

Für einen Test mit Nadeladaptern bleibt also nur ein Test im unbestückten Zustand auf einem Bareboard. Testpunkte für Testnadeln können auf extra Testpunkten oder Durchkontaktierungen ohne Schutzlack platziert sein. Das gilt allerdings nur für Leiterplatten mit langsamen Signalen. Für das Testen ist eine Durchkontaktierung geeignet. Werden später im Betrieb über diese Leitung schnelle Signale übertragen, dann ist die Durchkontaktierung eine Antenne. Die Länge einer Durchkontaktierung von Top zu Bottom ist für Signale mit einigen GBit bereits zu lang. Möglicherweise kann ein Testpunkt über ein blindes Microvia von der ersten Innenlage zur Top-Lage geführt werden. Es mag auf den ersten Blick wie ein cleverer Trick aussehen, einen Testpunkt auf der weit entfernten Außenseite zu platzieren, sollte die Signalgeschwindigkeit und damit die maximale Länge des Stubs überprüft werden (Bild 2). Je nach Anstiegszeit des Signals wird aus dem einseitig kontaktierten Via für das Signal eine Antenne im Inneren der Leiterplatte, die Signale abstrahlt oder Störungen empfängt.

Der Test über die JTAG-Schnittstelle

Die Probleme des Tests haben Hersteller von Bauteilen bereits adressiert. Angefangen haben die Hersteller von BGAs, da sich hier zuerst das Problem von abtauchenden Signalen unter dem BGA gezeigt hat. Sie haben eine JTAG-Schnittstelle am BGA angebracht, mit der das BGA von außen in einen Selbsttest geschaltet werden kann. Die kleine Testschaltung ist auf dem Silizium des Chips eingebunden und kann sich zwischen alle Pins und der eigentlichen Funktion auf dem IC schalten.

Über die JTAG-Schnittstelle können zwei integrierte Schaltkreise miteinander kommunizieren und ein Testprogramm ablaufen lassen. Dazu wird eine elektrische Testverbindung vom Mess-Pin der JTAG-Schnittstelle zu einem Pin des BGAs hergestellt. Das Gleiche passiert auf dem zweiten BGA, so dass ein Stromkreis zwischen den beiden JTAG-Mess-Pins und der Verbindung zwischen den BGAs geschlossen wird. Durch diese Technik lässt sich über eine JTAG-Schnittstelle nicht nur prüfen, ob eine elektrische Verbindung vorhanden ist, sondern auch die Funktion von Bauteilen testen, die zwischen den BGAs angeschlossen sind, oder sogar der Wert eines Serienwiderstands messen.

Je nach Schaltung kann mit Boundary Scan bereits eine hohe Testabdeckung erreicht werden. Die JTAG-Busleitungen brauchen zwar auch Platz, können aber auf Innenlagen verlegt werden und stehen der Anforderung nach Miniaturisierung nicht im Weg. Einen weiteren Vorteil bietet die JTAG-Schnittstelle, da sie auch zum Programmieren von Bauteilen verwendet werden kann. Mit der geeigneten Teststrategie lässt sich frühzeitig entscheiden, wie welche Netze getestet werden und welche Netze gegebenenfalls ungetestet bleiben dürfen. Diese Entscheidung trifft der Entwickler zusammen mit Layout und Fertigung.

Wenn bereits im Stromlaufplan die Netze festgelegt werden, an denen später getestet werden muss, kann eine gemeinsame Strategie für die Testbarkeit erarbeitet werden. Dabei sind die Testvorschriften zu berücksichtigen, die beispielsweise die Anzahl der Testpunkte (0, 1 oder 2) an einem Netz spezifizieren und welche maximalen Abstände die Testpunkte von den Anschlusspins haben dürfen. Solche Regeln können üblicherweise im Constraint Manager schnell einer Gruppe von Netzen zugewiesen werden.

Testpunkte reduzieren beim Boundary Scan

Wenn klar ist, dass diese Baugruppe Signale enthält, die nicht über Testnadeln zu erreichen sind, dann sollte sich die Strategie umkehren. Wird Boundary Scan eingesetzt, dann sollte man möglichst viele Testpunkte reduzieren und die Signale über Boundary-Scan-Testverfahren prüfen sowie gleichzeitig die Signalqualität der Schaltung verbessern. XJTAG bietet eine kostenlose Software an, die mit den gängigen EDA-Tools wie OrCAD und Allegro von Cadence sowie den Tools von Mentor, Altium und Zuken zusammenspielt.

Mit dem DFT-Assistant von XJTAG wird automatisch über den gesamten Schaltplan erkannt, welche Signale für einen JTAG-Test zugänglich sind. Die Ergebnisse werden als farblich eingefärbte Netze im Schaltplan angezeigt. Der Anwender kann wahlweise zwischen folgenden Boundary-Scan-Kategorien von Netzen wählen: Lesen, Schreiben, Stromversorgung/Masse und Netze ohne JTAG-Zugriff im Schaltplan. Die Test-Coverage ist beispielsweise im OrCAD Capture übersichtlich dargestellt und durch die Möglichkeit des Ein- und Ausblendens im Schaltplan kann leicht dokumentiert werden.

Für die nicht mit JTAG erreichbaren Netze müssen andere Teststrategien verfolgt oder die Schaltung umgeplant werden. Der Prüfingenieur muss zwischen den Verfahren, Schritten und Zeiten sowie zwischen dem vorhandenen Platz auf der Leiterplatte und den Auswirkungen auf die Signalqualität abwägen. Daher ist es ratsam, dass sich Entwickler bereits in der Phase der Schaltungserstellung Gedanken über die Testbarkeit zusammen mit den PCB-Layoutern und der Fertigung machen, um ein Optimum für die fertige Baugruppe zu finden.

PCB-Design und Co-Simulation für elektrische Antriebe

Sichere Datenübertragung auf Leiterplatten

* Dirk Müller ist Geschäftsführer bei FlowCAD in Feldkirchen.

(ID:45256128)