US Samsung Foundry Forum Samsung stellt Foundry-Roadmap bis hinunter zu 4-nm-Prozessen vor

Anbieter zum Thema

Samsung Semiconductor Europe GmbH

duagon Germany GmbH

CTX Thermal Solutions GmbH

congatec GmbH

Samsung hat auf seinem US Samsung Foundry Forum eine umfassende Roadmap für Foundry-Prozesstechnologien präsentiert. Die Prozesstechnologie-Roadmap umfasst dabei Halbleiterstrukturen von 8, 7, 6, 5 und 4nm sowie 18nm FD-SOI-Technologie.

Auf seiner Fertigungskonferenz hat der südkoreanische Halbleiterkonzern Samsung seine Pläne für eine Reihe von neuen Prozessfertigungstechnologien erstmals angekündigt. Neben der Einführung neuer Fertigungsknoten bis hinunter auf Strukturgrößen von 4nm präsentierte das Unternehmen dabei auch erste Details zu einer eigenen Fertigung von Fully Depleted – Silicon on Insulator Halbleitern (FD-SOI) auf 18nm-Strukturgröße. Damit geht das Unternehmen in direkte Konkurrenz zu GlobalFoundries, welches sich bislang auf dem Feld der FD-SOI-Technologien hervorgetan hatte.

Aktuell befinden sich bei Samsung erste Halbleiter mit Strukturgrößen von 10nm in Produktion. Noch in diesem Jahr, so das Unternehmen, soll die erste Testproduktion von Chips im 8LPP-Verfahren (8nm Low Power Plus) anlaufen.

2018 soll dann die erste Risc Production von 7LPP-Chips (7nm Low Power Plus) anlaufen. 7LPP ist die erste Halbleiterprozesstechnologie von Samsung, bei der eine EUV-Lithografielösung zum Einsatz kommt. Im Zusammenspiel mit ASML kündigte Samsung an, dass 250W maximale EUV-Quellenleistung erreicht werden können, was EUV in der Serienproduktion praktikabel machen soll. Durch Einsatz der EUV-Lithografie soll eine effiziente Maskierung auch bei geringen Strukturgrößen möglich werden. Die Einhaltung der Roadmap hängst stark davon ab, ob es Samsung zusammen mit ASML auch gelingt, die Technologie innerhalb des angestrebten Zeitraums zur Marktreife zu bringen.

Im Jahresrhythmus soll dann die Strukturgröße in der Risk Production um jeweils 1nm gesenkt werden. Läuft alles nach Plan, sollen im Jahr 2020 die ersten Testläufe von Halbleitern mit 4nm Strukturgröße produziert werden – von Samsung auch als MBCFETTM Struktur (Multi Bridge Channel FET) bezeichnet. Die GAAFET genannte Fertigungstechnologie (Gate All Around FET) soll in Kombination mit EUV-Lithpografie zusätzlich ein Nanosheet Device nutzen, um die physikalischen Skalierungsgrenzen und so die Grenzen der Leistungsfähigkeit der FinFET-Architektur zu überwinden.

Schließlich kündigte Samsung für 2019 die Testproduktion von FD-SOI (Fully Depleted – Silicon on Insulator) Halbleitern vor, die sich speziell an Anforderungen auf dem IoT-Markt richten sollen. Damit will das Unternehmen seine 28FDS-Technologie sukzessive in ein breiteres Platformangebot erweitern, indem das es HF- und eMRAM-Optionen anbietet. Die 18FDS-Technolgoe verspricht verbesserte Eigenschaften hinsichtlich Leistungsaufnahme, Leistungsfähigkeit und Fläche (PPA, Power Performance Area).

“Die Omnipräsenz von intelligenten vernetzten Maschinen und alltäglichen Konsumergeräten läutet den Beginn der nächsten industriellen Revolution ein,” sagt Jong Shik Yoon, Executive Vice President of Foundry Business bei Samsung Electronics. “Um erfolgreich in der heutigen schnelllebigen Geschäftsumgebung konkurrieren zu können, brauchen unsere Kunden einen Foundry-Partner mit einer umfassenden Roadmap auf den fortschrittlichsten Prozessnodes, um ihre Geschäftsziele zu erreichen.”

Exynos 9 8895

Samsung präsentiert industrieweit ersten 10-nm-SoC

EUV-Technologie

Technologien für die übernächste Chipgeneration

Chipentwicklung

Cadence und IMEC geben Tape-Out des ersten 5nm-Testchips bekannt

(ID:44714401)