Chipfertigung Rückseitige Stromversorgung: Wendepunkt für zukünftige Logikgenerationen

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Backside Power Delivery Network: Die rückseitige Stromversorgung in hochintegrierten Logikhalbleitern steht bei Chipherstellern ganz oben auf der To-do-Liste für künftige IC-Generationen. Eine detaillierte Betrachtung zeigt, warum sie damit richtig liegen.

Die rückseitige Stromversorgung in Mikrochips (Backside Power Delivery Network, BSPDN) stellt die bisherige, jahrzehntealte Herangehensweise auf den Kopf: Statt die Signal- und Stromversorgungsnetzwerke über Metallisierungspfade auf der Vorderseite (eigentlich: Oberseite) des prozessierten Si-Wafers aufzubauen, verlegt BSPDN das Stromverteilungsnetz auf dessen Rückseite. Sogenannte Through-Silicon-Vias (TSVs), also winzige Durchkontaktierungen, leiten den Strom direkt von der Rückseite auf die Vorderseite, ohne dass die Elektronen den immer komplexeren Back-End-of-Line (BEOL) Stack auf der Vorderseite des Chips passieren müssen.

Das Ziel eines solchen rückseitigen Stromversorgungsnetzwerks ist die Entlastung des BEOL des Logikchips. Außerdem verspricht diese Technik auf der Ebene der Standardzellen eine effektivere Anordnung der Verbindungen durch Design-Technology Co-Optimization (DTCO). Dies wird dazu beitragen, die Größe der logischen Standardzellen weiter zu reduzieren.

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Auch auf Systemebene sind Vorteile zu erwarten, denn diese leidet zunehmend unter einer steigenden Leistungsdichte und einem durch elektrische Widerstände bedingten Abfall der Versorgungsspannung (IR drop) auf den Chips. Da die stromversorgenden Verbindungen auf der Rückseite größer und somit widerstandsärmer gestaltet werden können, wird angenommen, dass BSPDN den IR-Abfall auf dem Chip erheblich reduziert. Dies wird es den Entwicklern erleichtern, die zulässige Spanne von 10 Prozent für den Leistungsverlust zwischen dem Spannungsregler und den Transistoren einzuhalten. Außerdem ist BSPDN vielversprechend für 3D-System-on-Chip-Implementierungen wie Speicher auf Logik, die durch Wafer-on-Wafer-Bonden realisiert werden.

Im Jahr 2019 war Imec das erste Unternehmen, das das Konzept der rückseitigen Stromversorgung vorgeschlagen hat und die Vorteile auf Systemebene in Zusammenarbeit mit Prozessor-IP-Entwickler Arm quantifizierte. In der Zwischenzeit ist BSPDN in die Roadmap von Imec als kontextabhängige Verbindungslösung für 2-nm- und folgende Technologieknoten aufgenommen worden. Erst vor kurzem haben einige große Chiphersteller die Einführung von Backside Power Distribution in die kommerziellen Fertigungsprozesse ihrer Logiktechnologien der kommenden Generation angekündigt.

Spezifische BSPDN-Implementierung: nTSVs auf vergrabenen Stromschienen

BSPDNs erfordern neue Prozessschritte und stellen neue Anforderungen an die Chipintegration. Dazu zählen extreme Substratdünnung, Mikro- oder Nano-TSV-Verarbeitung, hochgenaue Ausrichtung der Rückseite zur Vorderseite und Auswirkungen der Rückseitenverarbeitung auf die aktiven Front-End-of-Line-(FEOL-)Strukturen (zum Beispiel FinFETs). Diese Integrationsabläufe und ihre Anforderungen werden in einem 2023 VLSI Invited Paper von E. Beyne et al. beschrieben [1].

Durch das Implementieren dieser Prozessschritte hat Imec eine spezifische Implementierung eines BSPDN bereits experimentell auf der Fachveranstaltung VLSI 2022 demonstriert: die rückseitige Stromversorgung in Kombination mit sogenannten „vergrabenen“ Stromschienen (Buried Power Rails, BPRs). Eine BPR ist eine vertikale Metallisierung, die tief in das Front-End-of-Line des Chips eingebettet ist und parallel zu den Standardzellen verläuft. Im Demonstrator verwendete Imec diese BPRs, um skalierte FinFET-Bauelemente sowohl mit der Rückseite als auch mit der Vorderseite zu verbinden. Die Stromversorgung erfolgte von der Rückseite über 320 nm tiefe nTSVs, die in einem engen Abstand von 200 nm auf den BPRs endeten, ohne Fläche der Standardzelle zu verbrauchen. Die Prozessierung der Rückseite wirkte sich nicht negativ auf die Leistung der FinFET-Bauelemente auf der Vorderseite aus [2].

Bewertung auf Blockebene: hohe Dichte vs. hohe Leistung

Während die obige Studie das BSPDN und die Konnektivität der Transistoren auf Standardzellenebene betrachtet, sind Imec und Arm den nächsten Schritt gegangen: einen Zoom auf die Blockebene – eine Darstellung eines größeren Teils der integrierten Schaltung – wo die Vorteile des BSPDN voll ausgeschöpft werden können. Die Partner haben untersucht, ob eine BSPDN + BPR-Implementierung im Vergleich zu herkömmlichen frontseitigen PDN-Implementierungen eine verbesserte Versorgungssicherheit auf Blockebene bietet.

Eine Bewertung auf Blockebene durch Design-Technology Co-Optimization (DTCO) ermöglicht es, den On-Chip-IR-Abfall zu bewerten, die primäre Metrik zur Beurteilung der Stromversorgungsleistung. Sie gibt auch Aufschluss darüber, wie invasiv das PDN für den integrierten Schaltkreis ist, indem sie die Auswirkungen des PDN auf Stromverbrauch, Leistung und Fläche („Power, Performance, and Area“, PPA) quantifiziert. Die Studie zeigt außerdem, wie bestimmte Parameter abgestimmt werden können, um das PDN für eine bestimmte Anwendungssituation zu optimieren.

Ein Ergebnis: BSPDN-basierte Designs übertreffen die Frontside-PDN-Designs bei hoher Logikdichte. In der High-Density-Logik werden die Designs auf maximale Energieeinsparung und minimalen Flächenbedarf hin optimiert. Bei einer auf Nanosheets basierenden Bauelementearchitektur lässt sich dies erreichen, indem man die Breite der Nanosheets so gering wie möglich hält. Aber die Vorteile wurden bisher noch nie für Hochleistungslogik quantifiziert. Hochleistungslogik zielt auf schnelle Schaltvorgänge und hohe Treiberströme ab, wobei typischerweise NanoSheet-Elemente mit größeren Blattbreiten und Schwellenspannungen eingesetzt werden. Die Anforderungen an die Leistungsdichte sind sogar noch strenger als bei der High-Density-Logik, so dass die Vorteile eines BSPDN noch deutlicher ausfallen dürften.

BSPDN + BPR: PPA-Booster auf Blockebene für Hochleistungslogik

In einer auf der VLSI 2023 vorgestellten Arbeit haben Imec und Arm die Auswirkungen eines (BS)PDN bei einem kommerziellen 64-Bit-Hochleistungsprozessorblock von Arm bewertet [3]. Es wurden drei unterschiedliche PDN-Implementierungen untersucht: eine traditionelle frontseitige Implementierung, vergrabene Stromschienen mit frontseitiger Vernetzung und ein rückseitiges Stromversorgungsnetzwerk mit nTSVs, die auf vergrabenen Stromschienen aufsetzen. Es wurde eine Hochleistungsvariante des Imec A14 Nanosheet Process Design Kit (PDK) entwickelt, um eine realistische Implementierung des Hochleistungs-Rechenblocks zu gewährleisten. Ein hausintern entwickeltes analytisches Modell wurde in Kombination mit einem physikalischen Designrahmen genutzt, um die PPA-Bewertung auf Blockebene und die Validierung des IR-Abfalls zu ermöglichen.

Das BSPDN erreicht gleichzeitig eine Verbesserung der Taktfrequenz um 6 Prozent und der Fläche um 16 Prozent, ohne dass der Energieverbrauch im Vergleich zu einem Frontside-PDN zunimmt. Im Vergleich zur Implementierung eines BPR mit frontseitiger Konnektivität bietet das BSPDN eine 2 Prozent höhere Taktfrequenz auf einer 8 Prozent kleineren Fläche und eine 2 Prozent geringere Energieaufnahme.

Die Forscher legten für die Bewertung des IR-Abfalls eine maximal zulässige Absenkung von 35 mV fest, was 10 Prozent der nominalen Versorgungsspannung (VDD + VSS) entspricht. Bei der BSPDN-Implementierung wurde dieses Ziel mit einer lockeren nTSV-Teilung (4 bis 6 µm) erreicht, was der Teilung entspricht, bei der die Spannung abgegriffen wird. Bei beiden frontseitigen Optionen konnte dieses Ziel jedoch nur mit sehr engen PDN-Abständen (oder kleinen CPP) erreicht werden, was sich negativ auf die Leistung des Prozessors auswirkte.

Das Imec-Team untersuchte auch, wie die Leistungsintegrität des BSPDN-Gehäuses weiter verbessert werden könnte, zum Beispiel durch eine Änderung des für die nTSVs verwendeten Materials. Der IR-Abfall konnte durch die Verwendung von Ruthenium (Ru) anstelle von Wolfram (W) aufgrund eines verbesserten nTSV-Widerstands um weitere 23 Prozent reduziert werden.

Kurz gesagt: Das Potenzial eines BSPDN als PPA-Booster auf Blockebene und zur Verringerung des IR-Abfalls kann in einem Hochleistungsrechner-Kontext voll ausgeschöpft werden.

Weitere Optionen für die Rückseiten-Konnektivität bei Standardzellen

Bis jetzt wurde lediglich eine Implementierung eines BSPDN besprochen, bei der die Stromversorgung von der Rückseite zur Vorderseite über nTSVs erfolgt, die auf einem BPR landen. Von der BPR führt ein kleines Via zur Unterseite einer Middle-of-Line-Metallisierung (M0A), um Zugang zu den Transistoren auf der Standardzellenebene zu erhalten.

Neben diesem „BPR“-Ansatz erforschen die Forscher/innen auch andere Möglichkeiten, um rückseitige Stromanschlüsse auf der Ebene der Standardzellen zu realisieren. Auf der VLSI 2023 diskutiert Imec zwei weitere Konnektivitätsmodelle für den Zugang zu Nano-Sheet-Transistoren [4]. Beim TSV-Middle-Ansatz (TSVM) verbindet ein großes Via in der Mitte der Leitung das Rückseiten-Metall-1 mit der Seite des M0A-Metalls ohne eine vergrabene Stromschiene.

Bei einer dritten und weitergehenden Variante verbindet ein Via die Unterseite des Nanosheet Source-Drain-Epi direkt mit dem Backside-Metall-1. Von dieser Variante der direkten Rückseitenverbindung (BSC) gibt es drei Versionen, die sich hauptsächlich durch die Größe der Kontaktfläche unterscheiden. Während bei BSC-E (epi BSC) das Via nur mit der Unterseite des Source-Drain-Epis verbunden ist, ist es bei BSC-M auch mit dem Metallkontakt verbunden. Eine dritte Variante, BSC-M*, erweitert BSC-M, indem sie den Gate-Einschnitt reduziert und die „aktive“ Breite des Nanosheets (WNS) weiter vergrößert.

Die verschiedenen Anschlusssysteme haben unterschiedliche Charakteristika (z. B. WNS), die sich unterschiedlich auf die elektrische Performance und das Skalierungspotenzial der Standardzellen auswirken. Im Allgemeinen werden die Systeme beim Übergang von TSVM zu BPR und BSC immer kleiner und die Integration wird anspruchsvoller. Es ist abzusehen, dass bei einer weiteren Skalierung der Logik-Roadmap die höhere Integrationskomplexität durch größere Gewinne bei der PPA ausgeglichen wird.

Auf dem Weg zur direkten Rückseitenanbindung

Auf der VLSI 2023 hat Imec das PPA- und Skalierungspotenzial der verschiedenen Stromversorgungsoptionen über die Rückseite von 2nm- und A14-Nanosheet-Technologien sowohl für Logikbedingungen mit hoher Dichte (2 nm, 6T; A14, 5T) als auch mit hoher Leistung (2 nm 7T; A14 6T) quantifiziert [4]. Die wichtigste Kennzahl für die Leistungsbewertung war die simulierte Frequenz eines Ringoszillators, ausgedrückt als Verhältnis zwischen dem effektiven Treiberstrom und der effektiven Kapazität (Ieff/Ceff).

Bei Hochleistungslogik auf dem 2-nm-Knoten gibt es bei den größten 7T-Standardzellen kaum einen Unterschied in der Frequenz zwischen den verschiedenen Verbindungsvarianten. Bei der Skalierung auf A14 übersteht der TSVM-Ansatz zwar immer noch 6T-Designs, ist aber 8,5 Prozent langsamer als z. B. BPR. Insgesamt schneidet BSC-M* deutlich besser ab als die anderen Varianten (z. B. 5 Prozent schneller als BPR).

Bei der High-Density-Logik am 2-nm-Knoten, die noch geringere Leiterbahnhöhen (6T) als die High-Performance-Logik aufweist, wird der Unterschied zwischen den Frequenzen der verschiedenen Varianten noch deutlicher. Bei einer Skalierung auf A14 und 5T ist TSVM keine praktikable Option mehr und es kommen nur noch BPR und BSC in Frage. Der relative Unterschied in der Sheet-breite zwischen BPR und BSC-M* wiegt jetzt schwerer als bei 2 nm und macht BSC-M* zum klaren Sieger (8,9 Prozent schneller als BPR).

Zusammenfassend lässt sich sagen, dass TSVM zwar mehr Platz benötigt, aber dennoch eine gute Wahl für größere Zellen ist, etwa in 2-nm-7T-Logik. BPR und BSC haben jedoch ein besseres Skalierungspotenzial, sowohl hinsichtlich der Abmessungen als auch der elektrischen Eigenschaften. Die BSC-M*-Variante mit direktem Rückseitenkontakt ist der klare Gewinner für kleine Leiterbahnhöhen, da sie eine größere Nanosheet-Breite und damit Kontaktfläche hat als die anderen Optionen. Bei der BSC-M*-Variante sollten die Leistungsgewinne jedoch gegen die höheren Anforderungen bei der Integration abgewogen werden. Das Imec-Team arbeitet derzeit an einer Technologiedemonstration der verschiedenen rückseitigen Verbindungsvarianten und, in Zusammenarbeit mit Arm, an einer PPA-Evaluierung auf Blockebene.

Mehr als nur rückseitige Stromversorgung

Während die Rückseite des Si-Wafers lange Zeit ungenutzt blieb, wird sie nun zum ersten Mal für die Stromversorgung genutzt. Parallel dazu erforschen Imec und seine Industriepartner, welche weiteren Funktionen ebenfalls auf die Rückseite verlagert werden können. Man denke zum Beispiel an globale Verbindungen und die Verteilung von Taktsignalen. Während die Stromversorgung eine sehr spezielle Art von Verbindung ist, die auf minimalen Widerstand optimiert ist, kann die Verteilung von Takt- oder anderen Signalen ganz andere Anforderungen stellen, was die Art und Weise, wie die Rückseite behandelt wird, verändert. Imec untersucht derzeit, welche Herausforderungen und Möglichkeiten diese funktionale Rückseite – oder Rückseite 2.0 – mit sich bringen wird. (me)

Literaturhinweise

[1] ‘Nano-through silicon vias (nTSV) for backside power delivery networks (BSPDN)’, E. Beyne et al., VLSI 2023, invited paper;

[2] ‘Imec demonstrates backside power delivery with buried power rails for back- and frontside routing’, Press release, VLSI 2022;

[3] ‘Block-level evaluation and optimization of backside PDN for high-performance computing at the A14 node’, G. Sisto et al., VLSI 2023;

[4] ‘PPA and scaling potential of backside power options in N2 and A14 nanosheet technology’, S. Yang et al., VLSI 2023.

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