Neuartige Interconnects: SuperVias revolutionieren Chipdesign

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40% geringerer Widerstand, 30% Flächenersparnis: Mit einem „Proof of Concept“ seiner SuperVia-Interconnect-Technologie legt das belgische imec-Institut eine wichtige Grundlage für das Design zukünftiger CMOS-Chips mit Strukturbreiten von 3 Nanometer – und weniger.

Mit jeder neuen Generation von Fertigungsprozessen für CMOS-Chips rückt ein Problem stärker in den Fokus: Es wird zunehmend schwieriger, die immer kleineren Transistoren und andere Bauelemente untereinander und mit der Außenwelt zu verbinden. Bisherige Interconnects stoßen zusehends an technologische Barrieren.

Um die oft Milliarden von Transistoren zu verbinden, ist ein extrem weit verzweigtes, hochintegriertes Leiterbahnennetz (Interconnection Fabric) nötig, das sich über mehrere horizontal gestapelte und voneinander isolierte Schichten erstreckt. Bei modernen Chips sind oft bis zu 15 beteiligt. Etliche der übereinander liegenden Leiterbahnen sind über Durchkontaktierungen, den Vias, elektrisch miteinander gekoppelt. Je näher diese Leiter neben- und übereinander liegen, desto stärker machen sich die Einflüsse parasitärer Effekte bemerkbar – erhöhte Widerstände, Kapazitäten und Induktivitäten können beispielsweise Signallaufzeiten erhöhen.

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SuperVia verbindet Leiterbahne über mehrere horizontale Schichten hinweg

Das belgische Forschungsinstitut imec hat daher die so genannte „SuperVia“-Technologie entwickelt: Diese hohen und gleichzeitig sehr schmalen Interconnects (high-aspect-ratio via) können zwei Metallebenen (Mx und Mx+2) verbinden, zwischen denen ein weiterer Layer mit Leiterbahnen liegt (Mx+1), der nicht elektrisch kontaktiert wird. Das Höhe-zu-Breite-Seitenverhältnis der SuperVia-Interconnects kann 13:1 oder sogar mehr erreichen. Hinzu kommt, dass sich herkömmliche Vias und SuperVias nebeneinander in demselben Design verwenden lassen – es handelt sich also um eine zu vorhandenen Verfahren komplementäre Technologie (lesen Sie hier unseren ausführlichen Hintergrundbericht).

Die SuperVia-Technik gilt als ein „Scaling Booster“: Das „Design-Technology Cooptimization“-Verfahren (DTCO) hilft, die Skalierbarkeit eines Fertigungsprozesses zu verbessern. „SuperVia könnte ein wesentliches Werkzeug sein, um die Anzahl der Metallbahnen auf 4,5 zu skalieren“, erklärt Zsolt Tokei, Program Director Nano-Interconnects beim Forschungsinstitut imec.

Der Einsatz von SuperVias könne die Zahl der benötigten Leiterbahnen verringern und zu einer „Entstauung“ unterhalb der integrierten Bauelemente beitragen, erklärt der Tokei. Dies würde das Chipsdesign erleichtern, da sekundäre Konstruktionsregeln beispielweise für den Entwurf von Strukturen in den Metallschichten gelockert werden könnten.

Power Rails im Substrat können Stromverteilung auf den Chips verbessern

SuperVias sollen nach dem Willen der imec-Forscher auch dazu beitragen, die Stromverteilung auf dem Chip zu optimieren. Dazu werden hohe und schmale Stromschienen, die Power Rails, tief im Substrat „vergraben“. Bei bisherigen Designs erfolgt die Stromversorgung über Metallschichten oberhalb der Transistoren. Dies behindert den Zugang zu den Anschlüssen.

„SuperVia kann also die Routing-Optionen verbessern und zusätzlich die Höhe der Standardzellen verringern“, sagt Tokei. Eine der Herausforderungen sei jedoch, die Stromschiene selbst mit Strom zu versorgen, da diese nun tief vergraben liegt. „Genau hier kann das SuperVia mit seinem hohen Höhe-zu-Breite-Seitenverhältnis Abhilfe schaffen“, erklärt der imec-Forscher.

In seinem Proof-of-Concept konnte das imec-Team erstmals die positiven Auswirkungen von SuperVia-Strukturen auf den Widerstand und die Kapazität der Verbindungsarchitektur in skalierten Standardzellen nachweisen. „Vergleicht man den Widerstand des SuperVia mit dem Widerstand eines regulären, gestapelten Vias mit äquivalenter Durchgangsfläche, so ist der Widerstand des SuperVia um 40% kleiner“, freut sich Tokei.

Bis zur Serienreife ist noch einiges zu tun

Derzeit erfüllen die SuperVias noch nicht alle nötigen Technologiespezifikationen. Struktur und Höhe der Vias sind zum Beispiel teilweise noch zu ungleichmäßig – beides beeinflusst den elektrischen Widerstand. Daher müssen die imec-Forscher für eine stabile Integration noch einige Schritte im Prozessablauf optimieren.

Darüber hinaus benötige man noch eine spezielle Messtechnik, mit der sich verschiedene Aspekte der SuperVia-Prozessentwicklung inline überwachen lassen. Hinzu kommt, dass aktuelle Design-Tools SuperVia bislang nicht unterstützen. „Langfristig wird SuperVia jedoch dazu beitragen, die Skalierung zukünftiger Prozesstechnologien mit Knotengrößen von 3 nm und weniger fortführen zu können“, ist der imec-Forscher überzeugt.

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