Technische Einführung in die Renesas RZ/A-Produktfamilie

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Natürlich gibt es immer noch Leistungsgrenzen, denn die Rechenleistung einer eMPU wird niemals die eines Quad-Core-Systems mit einer Taktfrequenz von mehreren Gigahertz in einem Desktop-PC erzielen. Allerdings muss nicht jedes moderne HMI-System wie ein PC aufgebaut sein. Es geht auch anders!

Funktionsmerkmale der RZ/A-Bausteine

Die RZ/A-Bausteine nutzen einen Cortex-A9-Core, der bei einer Taktfrequenz von 400 MHz läuft, die optionale IEEE754-konforme Double-Precision Floating-Point-Architektur (VFP) und die optionale 128-Bit Single Instruction Multiple Data (SIMD) NEON Universal-Erweiterung. Diese Erweiterungen beschleunigen typische Operationen bei DSP-, Multimedia- und Visualisierungs-Anwendungen.

Der CPU-Kern verfügt wie üblich bei Cortex-A9 Cores über einen Befehls-Cache von 32 KByte sowie einen Daten-Cache von 32 KByte. Darüber hinaus enthält er einen 128 KByte großen L2-Cache. So lässt sich auch solcher Code mit maximaler Rechenleistung ausführen, der aus einem externen, nicht-flüchtigen Speicher aufgerufen wird.

Der Core selbst hat nichts Ungewöhnliches an sich. Besonders an diesem Baustein ist die Einbindung eines internen RAMs im Umfang von 10 MByte. Dieser RAM ist in fünf einzelne Blöcke aufgeteilt. Jeder Block ist 2 MByte groß und verfügt über einen dedizierten, 128 Bit breiten Bus, der mit einer Taktfrequenz von 133 MHz läuft. Dies bedeutet, dass sich jeder Block parallel durch die verschiedenen Peripherieelemente auf dem Chip ansprechen lässt.

Zur gleichen Zeit, zu der die CPU Code von einem Block ausführt, kann man Daten in einen zweiten Block schreiben, während der dritte Block die Bilddaten enthält, die zum TFT-Bildschirm übertragen werden, während sich der letzte Block z.B. für einen DMA-Zugriff oder als Kommunikations-Puffer für einen TCP/IP-Stack nutzen lässt. Alle diese Aktionen laufen ohne Bus-Kollisionen ab. Dies ist ein weiterer Vorteil der eMPU-Architektur. Eine MPU enthält meist nur einen schnellen Bus zum externen RAM, was die Wahrscheinlichkeit von Bus-Kollisionen erhöht.

Stromsparendes RAM

Ein besonderes Merkmal des 10 MByte großen SRAM in der RZ/A-Familie ist der Low-Power RAM. In Block null dieses RAMs befindet sich ein 128 KByte großes Data-Retention-RAM, das ebenfalls weiter in kleinere Blöcke aufgeteilt ist. Diese Blöcke bleiben auch in den Low-Power-Modi aktiv, und ermöglichen ein schnelleres Aufwachen aus diesen Betriebsarten.

Der Hochfahr-Code und sogar der erste an den TFT weiterzuleitende Bildschirminhalt lassen sich hier speichern. Sobald also der Benutzer eine Taste drückt oder das System hochfährt, befindet sich das System sofort so nahe als möglich an einem aktiven Zustand. Dies ist ein wichtiger Vorteil gegenüber heutigen MPU-Systemen, die zur Sicherung eines geringstmöglichen Stromverbrauchs den RAM von der Versorgungsspannung abkoppeln und daher komplett neu hochfahren müssen.

Eine weitere Funktion der RZ/A-Familie ist der SPI Multi-I/O. Diese Peripherieschaltung kann man sich als einfachen seriellen SPI-Block mit einigen zusätzlichen Erweiterungen vorstellen. Die erste dieser Verbesserungen an dem Block besteht darin, dass er nicht nur einen normalen seriellen Betrieb sondern auch den neuen QSPI-Modus unterstützt.

Im Vergleich zu einem normalen seriellen Bus mit drei Leitungen nutzt dieser Modus vier parallele Datenleitungen. Durch die verbesserte Geschwindigkeit dieser Datenverbindungen zeigen erste Benchmarks gegenüber früheren SPI-Modulen eine Leistungsverbesserung um mehr als das 9-fache. Dabei zeigt sich auch, dass man im Vergleich zu einem Zugriff auf parallelen, externen NOR-Flashspeicher eine noch höhere Leistung (ca. 3% höher) erzielen kann.

Execute-in-Place-Funktion

Dies bietet den Vorteil, noch schneller hochfahren zu können, ohne dass man den Baustein dafür mit einem 32-Bit-Bus verbinden muss. Ein weiteres Merkmal des SPI Multi-I/O-Schaltungsblocks ist die Execute-in-Place-Funktion. Durch diesen Schaltungsblock kann die CPU auf den seriellen QSPI-Flashspeicher so zugreifen, als würde es sich dabei um einen externen linearen Adressraum handeln. Diese Funktion wird auch vom L2-Cache unterstützt, so dass man Code direkt aus diesem externen Flash ausführen kann.

Der Vorteil: Kritischer Code, der schnell und immer wieder ausgeführt werden muss, kann daher direkt aus dem internen RAM abgerufen werden. Auf Code, der jedoch nicht regelmäßig ausgeführt werden muss, kann auch im externen Flashspeicher zugegriffen werden. Der Umfang des ausführbaren Codes ist damit trotz der Beschränkung auf die 10 MByte RAM nur durch die Größe des verfügbaren externen SPI-Flashspeichers begrenzt.

In Bezug auf Datenkommunikation enthält der Baustein alle Funktionen, die ein Entwickler erwartet. Es gibt einen Ethernet MAC, zwei USB-2.0-Schnittstellen mit Host- und Device-Funktionalität sowie bis zu 5 CAN-Kanäle.

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