Mit dem JTAG/Boundary Scan elektronische Baugruppen entwickeln

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Exkurs: Was ist JTAG/Boundary Scan?

Bei JTAG/Boundary Scan handelt es sich um ein das weltweit einzige standardisierte elektrische Testverfahren (IEEE 1149.x). Das Stimulieren und Messen der einzelnen Leiterbahnen einer Flachbaugruppe erfolgt nicht mehr über vorher festgelegte Testpunkte und der daran angeschlossenen Messtechnik, sondern über die im Bauteil integrierten Boundary-Scan-Zellen. Der Aufbau eines solchen Bauteils ist in Abbildung 1 dargestellt. Die notwendige Informationsübertragung zwischen dem Testsystem und den Boundary-Scan-Bauteilen erfolgt über einen standardisierten vierdrahtigen Testbus. Dieser muss im Layout der Leiterplatte berücksichtigt werden, und ersetzt sozusagen die Testpunkte, die für einen In-Circuit Test (ICT) oder Flying Probe Test (FPT) eingeplant werden würden. Ein Testsystem muss somit auch nur über einen Anschluss für diesen Testbus verfügen.

Da man keine Testpunkte mehr benötigt, ergeben sich nicht die zunehmenden Probleme, vor denen der ICT wie auch der FPT stehen. Bei genauerer Betrachtung von Bild 1 wird man feststellen, dass sich die Boundary-Scan-Zellen zwischen dem Pin des Bauteils und dessen innerer Logik befinden. Die innere Logik spielt somit für das Testen der Leiterbahnen einer Flachbaugruppe keinerlei Rolle mehr. Es ist egal, ob es sich um einen Prozessor oder ein PLD handelt.

Wie funktioniert ein Test mit Boundary Scan? Ein Blick auf Bild 2 soll das verdeutlichen. Begonnen wird damit, dass der Boundary-Scan-fähige Baustein in den externen Test Mode geschaltet (EXTEST) wird. Dies geschieht über ein Signalspiel an Test Clock (TCK) und Test Mode Select (TMS) sowie das Einschieben des entsprechenden Befehls über den Test Data Input (TDI). Ab diesem Moment wird die innere Logik des Bausteins von den Pins getrennt. Es ist nun einzig und allein die Boundary-Scan-Zelle für den Signalpegel am Pin des Bausteins verantwortlich. Wird diese mit 1 geladen, so wird ein HIGH-Pegel getrieben, bei 0 entsprechend ein LOW-Pegel. An jedem Pin befindet sich üblicherweise auch eine Boundary-Scan-Zelle zum Messen des anliegenden Pegels. Hierüber können die Testmuster entsprechend verifiziert und somit die Verbindungen überprüft werden.

Bei Boundary Scan gibt es – wie bei anderen Testverfahren auch – Design-Regeln, die man beachten sollte. Lässt man den einen oder anderen Punkt außer Acht, so kann die erzielbare Testtiefe erheblich beeinträchtigt werden oder im Extremfall komplett verloren gehen. Und eine Baugruppe nur deshalb nicht testen zu können, weil eine einzige Verbindung fehlt, wäre bedauerlich. Angst vor möglicherweise vielen Designregeln ist allerdings nicht angebracht. Eine gute Software unterstützt diese Regeln. Es unterstreicht aber einmal mehr, dass es äußerst sinnvoll ist, die Testerstellung in eine sehr frühe Entwicklungsphase des Produktes zu legen. Denn steht das Layout einmal fest, so lassen sich die Dinge nur relativ schwer ändern.

* Mario Berger arbeitet als Entwicklungs-Ingenieur bei Göpel electronic in Jena.

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