Programmierbare Logik Intel Innovation 2022: Erste Intel-FPGAs mit Funk-Frontend, PCIe 5.0 und CXL

Von Michael Eckstein

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Zur Hausmesse „Intel Innovation 2022“ hat der Chiphersteller eine Reihe von Neuigkeiten für das FPGA-Portfolio seiner Programmable Solution Group angekündigt – darunter erste eigene Bausteine, die PCIe 5.0 und CXL unterstützen. Und RF-FPGAs mit integriertem Funk-Frontend. Die hat Konkurrent AMD/Xilinx allerdings schon länger im Angebot.

Bei den neuen Direct-RF-FPGAs fügt Intel FPGA-Die und I/O-Chiplets mit den hauseigenen Interconnect-Techniken EMIB und AIB zusammen.
Bei den neuen Direct-RF-FPGAs fügt Intel FPGA-Die und I/O-Chiplets mit den hauseigenen Interconnect-Techniken EMIB und AIB zusammen.
(Bild: Intel Corporation)

Das Potenzial ist enorm: Der in diesem Jahr bis zu 9 Milliarden US-Dollar große FPGA-Markt soll bis 2027 um jährlich 12 bis 13 Prozent wachsen, haben Analysten ermittelt. Zeit für Intel, das eigene Geschäft mit den „Field Programmable Gate Arrays“ mit frischen Produkten anzukurbeln. Auf der hauseigenen „Intel Innovation 2022“-Veranstaltung kündigte das Unternehmen folgerichtig interessante Neuheiten an.

Konkret hat Intel zwei neue Agilex-Bausteinfamilien und „Direct RF“-FPGA-SoCs mit Funk-Frontend (RF, Radio Frequency) vorgestellt. Die Agilex D-Serie werden als neue Midrange-Produkt die älteren Cyclone-, Arria- und Stratix-FPGAs ablösen. Die Bausteine der D-Serie sind mit 100k bis 650k Logikelementen erhältlich und unterstützen (LP)DDR4- und modernen (LP)DDR5-Arbeitsspeicher.

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Agilex-FPGAs und -SoCs

Bei den beiden neuen Intel Agilex-Bausteinfamilien handelt es sich um die Intel Agilex D-Series FPGAs und SoCs für Midrange-Anwendungen sowie um eine energie- und platzsparende Familie neuer FPGAs mit dem Codename „Sundance Mesa“. Die neuen FPGA- und SoC-Familien teilen viele Merkmale bisheriger Agilex-Bausteine, etwa die Hyperflex-Architektur und das smartVID-Power-Management.

Gleichzeitig führen sie neue Funktionen ein, etwa fest verdrahtete IP-Blöcke. Zu den weiteren Merkmalen zählen ein verbessertes Hard Processor System (HPS) auf Basis eines Dual-Core Arm Cortex-A76 Prozessors und eines Dual-Core Arm Cortex-A55 Prozessors, verbesserte digitale Signalverarbeitung (Enhanced Digital Signal Processing, Enhanced DSP) mit AI Tensor Block mit größerer Rechenparallelität für AI-Workloads, ein TSN-Block (Time-Sensitive Networking) für die präzise Steuerung und Synchronisierung des Ethernet-Datenverkehrs sowie ein MIPI D-PHY-Block, der die Protokolle MIPI Camera Serial Interface (CSI-2) und Display Serial Interface (DSI) implementiert.

Der Enhanced DSP mit AI-Tensor-Block innerhalb der FPGA-Fabric übernimmt das Design der DSP-Blöcke mit variabler Genauigkeit aus den früheren Intel Agilex-Bausteinfamilien, die bereits KI-Funktionen bieten. Zusätzlich sind Funktionen an Bord, die vom Tensor-Block in den Stratix-10-NX-FPGAs abgeleitet sind. Der Enhanced DSP mit AI Tensor Block führt zwei neue wichtige Operationen ein: die Tensor-Verarbeitungsfähigkeit für AI und die Unterstützung komplexer Zahlen für Signalverarbeitungsanwendungen wie FFTs und komplexe FIR-Filter.

Bessere KI-Fähigkeiten dank Enhanced DSP mit AI Tensor Block

Der erste Modus verbessert AI mit dem INT8-Tensor-Modus, der zwanzig INT8-Multiplikationen innerhalb eines Enhanced DSP mit AI Tensor Block ermöglicht und die INT8-Rechendichte im Vergleich zu früheren Agilex-Bausteinfamilien nach eigenen Angaben um das Fünffache erhöht. Der Tensor-Modus verwendet eine zweispaltige Tensor-Struktur mit INT32- und FP32-Kaskadierungs- und Akkumulationsfähigkeit und unterstützt außerdem einen Block-Gleitkomma-Exponenten für verbesserte Inferenzgenauigkeit und Training mit niedriger Genauigkeit.

Darüber hinaus wurde laut Intel-Mitarbeiter Deepali Trehan auch die KI-Fähigkeit der DSP-Funktionalität mit variabler Genauigkeit verbessert. Der Vektormodus wurde zudem von vier INT9-Multiplikatoren auf sechs INT9-Multiplikatoren erweitert. Diese Modi sind laut Trehan äußerst nützlich für KI-zentrierte Tensor-Mathematik und für verschiedene DSP-Anwendungen.

Der zweite neue Modus, die Komplexe-Zahlen-Operation, soll die Leistung des Tensorblocks bei der Multiplikation mit komplexen Zahlen verdoppeln. Bisher waren zwei DSP-Blöcke für die Multiplikation komplexer Zahlen erforderlich. Die neuen Agilex-FPGAs und -SoCs können 16-Bit, Festkommazahlen und komplexe Zahlen innerhalb eines Enhanced DSP mit AI Tensor Block multiplizieren.

Neue Modelle: Gefertigt mit dem Intel-7-Prozess

Ältere Chips der Serien Stratix 10 sowie Agilex-FPGAs und -SoCs fertigt Intel im 10-nm-Verfahren. Intel kombiniert mehrere Chiplets („Tiles“) per Multi-Die-Packaging, um spezielle I/O-Funktionen zu realisieren – etwa High-Bandwidth-Memory (HBM) DRAM, PCIe 4.0 und 5.0 sowie serielle Transceiver-Ports mit 58/116 GBit/s, über die die FPGAs mit einer Vielzahl von Geräten kommunizieren können.

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Für die neuen Agilex-Designs kommt hingegen Intels aktueller CMOS-Prozess „Intel 7“ zum Einsatz – ein optimierter 10-nm-Technologieknoten mit SuperFin-Transistoren, den Intel auch für die Massenproduktion seiner Core-CPUs der 12. Generation einsetzt. Dadurch sei es möglich geworden, die ICs in monolithischer Bauweise herzustellen. Das wirke sich positiv auf Performance und Energieaufnahme aus.

Nach eigenen Angaben ermöglicht es Intel 7, programmierbare Logikbausteine zu entwickeln, die schnelle I/O-Schaltungen wie Hochgeschwindigkeits-SerDes-Transceiver mit 28 Gbit/s und flexible Allzweck-I/O-Bänke sowie programmierbare Logik und gehärtete IP-Blöcke auf einem monolithischen Siliziumchip integrieren. Durch die Verwendung einer Thick-Gate-Oxide-Transistor-Variante der Intel-7-Technologie verfügen die FPGAs der Intel Agilex-D-Serie sowohl über Hochgeschwindigkeits-I/O-Bänke als auch über Hochspannungs-I/O-Bänke, die einen 3,3-V-Betrieb unterstützen können.

Erstmals FPGAs/SoCs mit Funk-Frontend

Neben den neuen Agilex-Bausteinen hat Intel erstmals „Direct RF“-FPGA-SoCs mit Funk-Frontend vorgestellt. Diese sollen analoge Hochfrequenzsignale (RF, Radio Frequency) auf mehreren analogen Eingangs- und Ausgangskanäle mit hohen Datenraten konvertieren können. Damit tritt Intel in direkte Konkurrenz zu den bereits seit Jahren etablierten Zynq UltraScale+ RFSoCs von Xilinx.

Intels programmierbare RF-Logikbausteine sind aus mehreren Chiplets oder Tiles zusammengesetzt. De facto hat Intel seine Stratix-10- und Agilex-FPGA-Dies mithilfe der hauseigenen Interconnect-Techniken „Embedded Multi-Die Interconnect Bridge“ (EMIB) und „Advanced Interconnect Bus“ (AIB) um hochfrequenzfähige Analog-Digital- und Digital-Analog-Wandler (ADCs und DACs) erweitert. Laut Trehan hat Intel diese mit Partnerunternehmen entwickelt.

Durch den heterogenen Die- und Tile-Fertigungsansatz könne Intel „schnell eine breite Palette von analogen Signalverarbeitungsanwendungen im HF-Bereich realisieren“, sagt Trehan. Je nach Modell unterstützen die Bausteine bis zu 16 Kanäle und Abtastraten von bis zu 64 Gigasamples pro Sekunde (GS/s) mit Bandbreiten von bis zu 32 GHz RF-Bandbreite.

So zusammengesetzte Bausteine würden eine bessere Performance bei gleichzeitig geringerem Stromverbrauch erreichen als vergleichbare, mit monolithischer Prozesstechnik hergestellte ICs. Zudem hätte man so die Möglichkeit, gleich ein umfassendes Portfolio an gehäusten, integrierten HF-Wandlerprodukten anzubieten, „die die analoge HF- und die digitale Domäne besser als frühere HF-Technologien verbinden und gleichzeitig die Leistungswerte in allen drei SWaP-Dimensionen, also Größe, Gewicht und Leistung, verbessern“.

Erste Intel-FPGAs mit Compute Express Link (CXL)

Intel nutzte seine Veranstaltung, um die ersten eigenen FPGAs mit Unterstützung für Compute Express Link (CXL) vorzustellen. Konkret sind die Agilex-I- und -M-Serie mit der Schnittstelle in der Version 1.1 ausgestattet. Der offene CXL-Standard ermöglicht cache-kohärente Verbindungen zwischen Prozessoren und Beschleunigern, intelligenten NICs und Speichergeräten. Laut Intel ist die benötigte Softwareunterstützung bereits in die aktuellen FPGA-Entwicklungstools integriert.

Die CXL-Unterstützung wird laut Trehan durch das sogenannte R-Tile-Chiplet bereitgestellt, das auch PCIe 5.0 beherrscht – auch hier ist Intel Vorreiter. Dedizierte und optimierte Funktionsblöcke im R-Tile würden für „die 4-fache Bandbreite pro Port im Vergleich zu Konkurrenzangeboten“ sorgen.

Konkurrent AMD/Xilinx hat bereits seit 2020 ein FPGA-SoC im Programm, das PCIe 5.0 mit Unterstützung für CXL beherrscht: Versal Premium.

Die Entwicklungssoftware ist entscheidend

Da Hardware ohne passende Software nutzlos ist, stellt Intel allen Bausteinen die Quartus Prime Software zur Seite. Diese soll im Vergleich „zu den 7-nm-FPGAs der Wettbewerber mit der höchsten Geschwindigkeitsklasse im Durchschnitt eine schnellere Mid-Speed-Grade-Fabric-Performance“ erreichen.

Die Questa-Intel FPGA Edition, die auf dem Siemens EDA Questa Core Simulator basiert, erreicht laut Intel eine bis zu 2,5-fach schnellere Simulation für Verilog und eine 1,5-fach schnellere Simulation für VHDL-Simulationen im Vergleich zu früheren Verilog/VHDL-Simulatoren. Damit soll es möglich sein, „verschiedene Kompilierungsstrategien für verschiedene Teile eines FPGA-Designs und verschiedene Phasen im Designzyklus“ anzuwenden.

Der Design-Assistent in der Quartus Prime Pro Edition Software führt laut Trehan 139 verschiedene Design-Regelprüfungen durch, um Probleme zu finden und das Timing schneller zu schließen. Intel habe darauf geachtet, dass alle in der Software verfügbaren IP-Blöcke ein ähnliches Erscheinungsbild haben, so dass sie einfach zu verwenden sind. „Auch dies beschleunigt die Entwicklung, da weniger Zeit zum Erlernen und Verstehen der IP benötigt wird“, erklärt Trehan.

Zügiges Debuggen von Hard- und Softprozessoren

Schließlich hat Intel die Ashling RiscFree IDE für Intel-FPGAs zum Entwickeln und Debuggen sowohl auf den Nios-V-Softprozessoren als auch auf den Arm-basierten Hardprozessoren in Intel-SoC-FPGAs ohne zusätzliche Kosten integriert. Das Arm Development Studio für Intel-SoC-FPGAs ist weiterhin das Standard-Embedded-Entwicklungstool. Intel bietet es nach eigenen Worten zu einem günstigen Preis an, „so dass Code-Entwickler vertraute Tools für die Entwicklung und das Debugging von Software für die in Intel-SoCs integrierten Arm-Prozessoren verwenden können“.

Intel ist überzeugt: Die eigenen Software-Tools ermöglichen eine einfache Optimierung der Leistung und des Flächenbedarfs von KI-Ressourcen. So biete man den „einzigen Push-Button-Flow in der FPGA-Industrie, der KI-Frameworks (wie TensorFlow und PyTorch) für spezifische Durchsatz- und Latenzziele einbezieht und Inferenz-IP in kundenspezifischer Größe erstellt“. (me)

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