Topologievergleich Effizienzsteigerung durch 3-Level-DC-DC-Wandler

Mehr Leistung, weniger Platz – klassische DC-DC-Wandler stoßen dabei an ihre Grenzen. Eine 3-Level-Architektur reduziert Verluste und Hitze deutlich und ermöglicht Wirkungsgrade über 98 %. Damit wird hohe Leistungsdichte erstmals ohne thermische Kompromisse realistisch.

Sowohl die Consumer- als auch die Industrieelektronik entwickelt sich hin zu immer höherer Leistungsabgabe bei gleichzeitig kleinerem Formfaktor. Das stellt Entwickler vor eine zunehmend anspruchsvolle Herausforderung: Sie müssen eine hohe Effizienz erreichen, ohne das Risiko einer Überhitzung einzugehen oder die Zuverlässigkeit zu beeinträchtigen.

Diese Herausforderung ist besonders ausgeprägt bei Anwendungen wie USB-PD-EPR-Adaptern (USB Power Delivery Extended Power Range), Dockingstationen und Hochleistungsrechnern, bei denen kompakte Gehäuse dauerhaft hohe Leistungsniveaus bewältigen müssen und gleichzeitig nur begrenzte Möglichkeiten zur Wärmeabfuhr zur Verfügung stehen.

Traditionelle zweistufige DC-DC-Wandler haben sich zwar bewährt und sind weit verbreitet, stoßen in diesen Anwendungen jedoch zunehmend an ihre Leistungsgrenzen. Schaltverluste, Spannungsbelastungen der Bauteile und thermische Einschränkungen entwickeln sich dabei zu limitierenden Faktoren. Die 3-Level-DC-DC-Wandlerarchitektur bietet hier einen zukunftsfähigen Ansatz und ermöglicht deutliche Verbesserungen in Bezug auf Effizienz, thermischen Spielraum und Leistungsdichte.

Funktionsweise eines 3-Level-DC-DC-Wandlers

Ein 3-Level-DC-DC-Wandler führt einen intermediären Schaltknoten zwischen Eingangsspannung und Masse ein. Anstatt den Schaltknoten über die gesamte Eingangsspannung schwingen zu lassen, wird die Spannung bei jeder Schaltperiode mithilfe eines Kondensatorpaares halbiert. Diese Anordnung wird häufig als Flying-Capacitor-Anordnung bezeichnet.

Zu den wichtigsten Vorteilen zählen:

• 1. Reduzierter Spannungshub pro Schalter: Jeder MOSFET ist nur der halben Eingangsspannung ausgesetzt. Dadurch verringern sich die Schaltverluste und es ist möglich, MOSFETs mit niedrigerer Spannungsfestigkeit und geringerem R_DS(on) einzusetzen.

• 2. Geringere Spannungsbelastung der Bauteile: Kondensatoren, MOSFETs und magnetische Komponenten können aus leistungsfähigeren Produktfamilien mit geringerer Spannungsfestigkeit ausgewählt werden.

• 3. Reduzierte Schaltverluste: Die pro Schaltvorgang verlorene Schaltenergie, die proportional zu V² ist, wird deutlich reduziert.

Effizienzvorteile: Wie 3-Level-Topologien Wirkungsgrade über 98 % ermöglichen

Bei hohen Eingangsspannungen erreichen 3-Level-Wandler routinemäßig Wirkungsgrade von über 98 %. So lassen sich beispielsweise in einer USB-PD-EPR-Stufe von 48 V auf 20 V die Schaltverluste im Vergleich zu einem zweistufigen Design um mehr als 40 % reduzieren.

Thermische Vorteile:

• Eine geringere Verlustleistung führt zu einer geringeren Wärmeentwicklung pro Watt.

• Dadurch können Entwickler den Kühlbedarf reduzieren oder eine höhere Leistungsdichte erreichen, ohne thermische Grenzwerte zu überschreiten.

Beispiel für Wirkungsgrad- und Thermikberechnungen

Zur Veranschaulichung der Vorteile von Wirkungsgrad und Thermik der 3-Level-DC-DC-Topologie betrachten wir eine USB-PD-EPR-Stufe mit 48 V Eingangsspannung, 20 V Ausgangsspannung und 240 W Leistung, die mit 300 kHz arbeitet. Die folgenden Berechnungen verwenden realistische, jedoch exemplarische MOSFET-Parameter für zweistufige und dreistufige Abwärtswandler.

Annahmen:

• U_in = 48 V, U_out = 20 V, I_out = 12 A, f_s = 300 kHz

• 2-Level: t_r/t_f = 15 ns, C_{oss_total} = 400 pF, Q_g = 18 nC, R_DS(on) = 10 mΩ (pro FET)

• 3-Level: t_r/t_f = 12 ns, C_{oss_total} = 600 pF, Q_g = 12 nC, R_DS(on) = 6 mΩ (pro FET, zwei in Serie geschaltet pro Pfad)

• Konstante Verluste (Controller etc.) = 0,25 W

Die schaltbedingten Verluste (P_sw + P_coss + P_gate) sinken vom 2-Level-Design (3,04 W) auf 1,54 W im 3-Level-Design. Die Induktorverluste reduzieren sich dabei von 2,2 W auf 0,98 W. Der Gesamtwirkungsgrad steigt bei gleicher Ausgangsleistung von 240 W von 96,9 % auf 98,1 %.

Thermisch gesehen führt die geringere Verlustleistung pro MOSFET zu einem deutlich geringeren Anstieg der Sperrschichttemperatur. In diesem Beispiel kann der thermisch am stärksten belastete MOSFET in einem Zweilevel-Design einen Temperaturanstieg von etwa 76 °C über Umgebungstemperatur erreichen. Im Dreilevel-Design sinkt die Verlustleistung pro Bauelement dagegen auf etwa 0,85 W, was unter vergleichbaren Kühlbedingungen nur zu einem Temperaturanstieg von rund 42 °C führt.

Anwendungsbeispiele aus der Praxis

Die Vorteile von 3-Level-Wandlern zeigen sich besonders deutlich in kompakten Hochleistungsanwendungen, bei denen jedes Watt und jeder Kubikzentimeter zählt. In USB-PD-EPR-Adaptern mit Leistungen von 140 W bis 240 W ermöglichen der reduzierte Ripple-Strom und die geringere Bauteilbelastung schlankere Induktordesigns. Das führt zu kleineren und leichteren Ladegeräten, die sich im Betrieb weniger erwärmen.

Auch Dockingstationen und Monitore mit integrierter USB-C-Stromversorgung profitieren davon. Die geringere thermische Belastung ermöglicht es Entwicklern, mehrere Hochgeschwindigkeits-Datenports zu integrieren, ohne auf große Kühlkörper zurückgreifen zu müssen. In Hochleistungsrechenumgebungen, beispielsweise in Servern, KI-Beschleunigern und Edge-Systemen, erreicht die 3-Level-Architektur Wirkungsgrade von über 98 %.

Dadurch wird der Kühlbedarf reduziert und gleichzeitig eine hohe Zuverlässigkeit im Dauerbetrieb gewährleistet. Selbst Industrie- und Medizingeräte mit langen Betriebszyklen profitieren von kleineren magnetischen Komponenten und einem höheren Wirkungsgrad. Dies verlängert die Lebensdauer des Systems und senkt die Energiekosten. Diese Beispiele zeigen, dass 3-Level-Topologien nicht nur theoretische Vorteile bieten, sondern in unterschiedlichsten Märkten konkreten Mehrwert liefern.

Der nächste Schritt in der Leistungswandlung

Der 3-Level-DC-DC-Wandler ist mehr als nur eine inkrementelle Verbesserung: Er stellt einen bedeutenden Entwicklungsschritt dar, um die Anforderungen an Leistungsdichte, Effizienz und Thermik der nächsten Generation elektronischer Systeme zu erfüllen. Durch die Halbierung der Spannungsbelastung und die Reduzierung der Schaltverluste ermöglicht diese Topologie Wirkungsgrade von über 98 %, geringere Bauteiltemperaturen und eine höhere Zuverlässigkeit.

Für Entwickler im Zeitalter von USB-PD EPR und darüber hinaus kann die Einführung von 3-Level-Architekturen der Schlüssel sein, um den nächsten Technologiesprung in der Stromversorgung zu erreichen. (mr)

* Alex Zhou ist Manager Product Marketing bei Renesas.

(ID:50844996)