Neues Konsortium mit Intel, AMD und Arm UCIe: Offener Chiplet-Standard für heterogene Integration

Von Michael Eckstein

Kleine Chips, großes Vorhaben: AMD, Arm, ASE, Google, Intel, Meta (Facebook), Microsoft, Qualcomm, Samsung und TSMC bringen eine offene Spezifikation für die Integration von Chiplets auf die Schiene – Universal Chiplet Interconnect Express (UCIe). Ein standardisiertes, offenes Chiplet-Ökosystem könnte die heterogene Chipintegration enorm beflügeln.

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UCIe baut auf Intels offenem Advanced Interface Bus (AIB) Standard auf und verbindet die einzelnen Chiplets eines System-on-Package. Laut Kurt Lender, IO Technology Solution Team Strategist, „ist UCIe eine entscheidende Komponente der IDM 2.0-Strategie von Intel“.
UCIe baut auf Intels offenem Advanced Interface Bus (AIB) Standard auf und verbindet die einzelnen Chiplets eines System-on-Package. Laut Kurt Lender, IO Technology Solution Team Strategist, „ist UCIe eine entscheidende Komponente der IDM 2.0-Strategie von Intel“.
(Bild: Intel Corporation)

Monolithisch integrierte Chips stoßen immer mehr an ihre Grenzen. Daher gewinnen seit einigen Jahren sogenannte Chiplets bei der Halbleiterherstellung an Bedeutung: Auf ein Substrat integrierte Schaltungen mit einer begrenzten Funktionalität. Anstatt die Gesamtschaltung eines Chips auf einem einzigen Substrat zu integrieren, baut man diesen aus mehreren „Building Blocks“ zusammen: den Chiplets. Der Ansatz geht über bisherige, gebondete Multi-Chip-Module (MCM) hinaus, da die Verbindungen direkt auf Chip-Level erfolgen. Die Idee ist nicht neu, gewinnt mit verfeinerten Verbindungs- und Verpackungstechniken (Interconnect und Packaging) jedoch immens an Schwung.

Theoretischer Vorteil: Chiplet-basierte Systeme ermöglichen die heterogene Integration verschiedener Substratmaterialien und Prozesstechnologien (Si, InP, GaAs, SiGe, GaN usw.), was bei einem monolithischen SoC-Ansatz nicht möglich ist. So lassen sich etwa DRAM-, GPU-, CPU-, DSP- und I/O-Logikmodule zu einem System-on-Package (SoP) vereinen. Auch die Erweiterung mit analogen Funktionen zu einem Mixed-Signal-SoP ist möglich.

Aufbau der Schnittstellen ist nicht trivial

In der Praxis gibt es jedoch einige Hürden zu überwinden. So spielen die winzigen Schnittstellen, die die einzelnen Siliziumplättchen miteinander verbinden, eine besondere Rolle. Ihre Ausführung ist nicht trivial und hat direkte Auswirkungen auf wichtige elektrische Parameter wie Signallaufzeiten, Signalintegrität und Jitter – und damit auf die Leistungsfähigkeit der Gesamtschaltung.

Grundsätzlich lassen sich die Dies sowohl planar kombinieren als auch übereinander anordnen („stacken“). Jede Bauart erfordert spezielle Verbinder, die Interposer. Ein Interposer ist ein (meist) passives Bauteil, aufgrund der hohen Integrationsdichte jedoch nicht einfach zu fertigen. Bislang kocht jeder Anbieter sein eigenes Süppchen, etwa Intel mit Embedded Multi-Die Interconnect Bridge (EMIB) und verschiedene Foveros-Versionen oder TSMC mit TSMC-SoIC und CoWoS (Chip-on-Wafer-on-Substrate).

UCIe: Offener Standard für das Verbinden von Chiplets

Doch proprietäre Herangehensweisen bremsen Innovationen eher aus. Daher haben sich nun mehrere namhafte Chip- und Gehäuseentwickler mit Halbleiterherstellern und Cloud-Service-Anbietern zusammengetan, um einen Standard für Chiplets zu entwickeln: den Universal Chiplet Interconnect Express, kurz UCIe. UCIe soll Endbenutzer in die Lage versetzen, Chiplet-Komponenten einfach mischen und anpassen zu können.

Wohl nicht ganz zufällig und nicht nur phonetisch ist die Anlehnung an den Peripheral Component Interconnect Express (PCIe), den heute sehr verbreiteten Schnittstellenstandard für Erweiterungskarten in Computer-Systemen. Tatsächlich basiert UCIe auf den Industriestandards PCI Express (PCIe) und Compute Express Link (CXL).

Im UCIe-Konsortium arbeiten bislang AMD, Arm, Advanced Semiconductor Engineering (ASE), Google Cloud, Intel, Meta, Microsoft, Qualcomm Incorporated, Samsung und Taiwan Semiconductor Manufacturing Company (TSMC) an dem offenen Industriestandard. Ziel ist es nach eigenen Angaben, „ein globales Ökosystem zur Unterstützung des Chiplet-Designs aufzubauen“. Wie Kurt Lender, IO Technology Solution Team Strategist von UCIe-Initiator Intel, betont, „ist UCIe eine entscheidende Komponente der IDM 2.0-Strategie von Intel. Diese Spezifikation baut auf Intels offenem Advanced Interface Bus (AIB) Standard auf.“ Auffällig ist, dass Branchengröße NVIDIA bislang kein Teil des UCIe-Konsortiums ist.

UCIe 1.0 steht bereits in den Startlöchern

Während die Gruppe noch in diesem Jahr offiziell gegründet werden soll, ist Version 1.0 der UCIe-Spezifikation bereits fertig. Sie beschreibt eine standardisierte Die-to-Die-Verbindung mit physikalischer Schicht, Protokollstapel, Softwaremodell und Konformitätstests. Die physikalische Schicht ist dabei für die elektrische Signalisierung, die Taktung, das Link-Training und die Seitenbandverbindungen zuständig.

Der Die-to-Die-Adapter übernimmt das Verwalten des Verbindungsstatus und das Aushandeln der Parameter für die Chiplets. Er garantiert optional eine zuverlässige Datenübermittlung per zyklischer Redundanzprüfung (CRC) und über einen Wiederholungsmechanismus (Retry) auf Verbindungsebene. Wenn mehrere Protokolle unterstützt werden, definiert er den zugrunde liegenden Arbitrierungsmechanismus.

PCIe und CXL nativ abgebildet

Ein 256-Byte-FLIT (Flow Control Unit) definiert den zugrundeliegenden Übertragungsmechanismus. UCIe bildet PCIe- und CXL-Protokolle nativ ab. Ein Grund dafür ist, dass diese Protokolle in allen Segmenten der Datenverarbeitung auf Kartenebene weit verbreitet sind. Für Datentransfer mit direktem Speicherzugriff, Softwareerkennung und Fehlerbehandlung ist PCIe/CXL.io zuständig. Die Speichernutzung verwaltet CXL.Mem, während Caching-Anforderungen für Anwendungen wie Beschleuniger mit CXL.cache adressiert werden.

UCIe 1.0 definiert zwei Paketarten, eines für den Normalbetrieb, eines für einen Energieeffizienzbetrieb. Darüber hinaus ist ein „Streaming-Protokoll“ definiert: Darüber soll sich ein beliebiges anderes Protokoll abbilden lassen, das später Teil in die Spezifikation aufgenommen werden kann.

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