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Die Leistungsverluste in den Griff bekommen

MOSFET-Verluste lassen sich grob in Leitungsverluste und Schaltverluste unterteilen. Für hocheffiziente Anwendungen sollten beide so gering wie möglich gehalten werden und zwar über einen möglichst breiten Lastbereich. Ein geringerer MOSFET-Durchlasswiderstand R_DS(on) minimiert die Leitungsverluste. Um die Schaltverluste zu senken, muss die Energie, die zum Schalten notwendig ist, verringert werden. Dies erfordert ein Absenken der Gate-Ladung (Q_g), was den Vorteil hat, dass höhere Schaltfrequenzen möglich sind. Damit ergeben sich wiederum Platzeinsparungen, denn externe Filter können kleiner dimensioniert werden.

Vierte Generation des DTMOS-IV-Superjunction-Prozess

Halbleiterhersteller stehen seit jeher vor dem Problem, dass eine niedrigere Q_g den R_DS(on) erhöht und umgekehrt. Neueste Prozesstechniken sorgen nun jedoch dafür, dass sich die Güte R_DS(on)*Q_g weiter verbessert.

Bildergalerie

Als Beispiel dient die vierte Generation des DTMOS-IV-„Superjunction“-Prozess von Toshiba (Bild 1). In einem Superjunction-MOSFET ist der n-Bereich so dotiert, dass sein Widerstand niedriger ausgelegt werden kann als der natürliche Siliziumgrenzwert.

Der R_DS(on) lässt sich damit für eine bestimmte Chip-Fläche verringern. Bild 1 zeigt, wie zwei Säulen aus p-dotiertem Material den n-dotierten Bereich begrenzen. Mit Deep Trench Filling wird der Säulenabstand verringert und das p-dotierte Material lässt sich mit einem einzigen Epitaxieprozess aufbringen.

Durch die Kombination aus niedrigem R_DS(on)*A (durch den verringerten Säulenabstand) und sehr hoher Durchbruchspannung (durch die p-dotierten Säulen) lässt sich die Größe der MOSFETs reduzieren, ohne dabei höhere Verluste zu verursachen. Im Vergleich zu früheren Toshiba-Bausteinen verringert sich der R_DS(on)*A-Wert somit um bis zu 30%. Dies ermöglicht die Herstellung von MOSFETs, die fast ein Drittel kleiner sind als frühere Generationen oder genauso groß wie frühere Bausteine sind, aber 30% weniger Leitungsverluste besitzen.

Der geringere Abstand der p-dotierten Säulen sorgt auch für eine niedrigere Q_g. Dadurch lässt sich die Güte R_DS(on)*Q_g optimieren, um bestmögliche Ergebnisse zu erhalten. Die durch Deep Trench Filling einheitlichere Säulenform garantiert, dass DTMOS-IV-MOSFETs ihren R_DS(on) und ihre gute Schaltcharakteristik bei Temperaturen bis zu 150 °C aufrechterhalten (Bild 2).

Eine kleinere MOSFET-Chip-Fläche trägt dazu bei, im Vergleich zu früheren Genrationen die Ausgangskapazität (C_oss) um etwa 20% zu reduzieren. Damit sinken die Schaltverluste weiter, sodass die MOSFETs einen hocheffizienten Betrieb bieten.

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