Thermische Anforderungen Weniger parallele MOSFETs für effiziente Leistungsanwendungen

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Nexperia B.V.

Heitec AG

Precoplat Präzisions-Leiterplatten-Technik GmbH

IBR Leiterplatten GmbH & Co. KG

Heutige Industrie- und Automobilanwendungen stehen vor wachsenden Leistungsanforderungen. Anwendungen geben teils mehrere Kilowatt ab, wodurch einzelne diskrete Silizium-MOSFETs an ihre Leistungsgrenzen stoßen können.

In Industrie- und Automobilanwendungen ist es erforderlich, mehrere MOSFETs in einer parallelen Konfiguration zu betreiben, um den hohen Strombedarf dieser Anwendungen effektiv zu bewältigen. Mit diesem Ansatz lassen sich erhebliche Temperaturanstiege vermeiden und normale Betriebsbedingungen aufrechterhalten. Er ist zwar im Allgemeinen effektiv, hat jedoch auch gewisse Nachteile. Der Artikel zeigt, wie 100-V-MOSFETs von Nexperia im CCPAK1212-Gehäuse den Bedarf an parallel geschalteten Bausteinen verringern und dabei hohe thermische Leistung sichern.

Überlegungen zur Parallelschaltung

Der erste Nachteil der Parallelschaltung mehrerer MOSFETs besteht darin, dass es zu einer ungleichmäßigen Stromverteilung zwischen den Bausteinen kommen kann. Dies ist auf Variationen bei R_DS(on) und anderen dynamischen Parametern zwischen den einzelnen Bausteinen zurückzuführen, mit der Folge, dass einige mehr Strom führen als andere und daher stärker erwärmt werden. Mit der Zeit können dabei Leistungs- und Zuverlässigkeitsprobleme entstehen. Zudem führen Unterschiede bei den Schaltzeiten durch geringe Toleranzen der Schwellenspannung (V_GSTH) zu Effizienzverlusten. Weitere Nachteile sind höhere Materialkosten und größerer Platzbedarf auf der Leiterplatte. Entwickler streben daher Lösungen an, die diese Effekte minimieren, ohne die thermische Gesamtleistung zu beeinträchtigen.

Bildergalerie

Vergleich parallel geschalteter MOSFETs

Nexperia hat thermische Simulationen zu sechs parallel geschalteten MOSFETs (eines anderen Herstellers) mit 100 V und 3,5 mΩ im D²PAK-Gehäuse durchgeführt, die als Lastschalter in einer typischen 48-V-Hochleistungsanwendung betrieben wurden und einen Dauerlaststrom von 50 A bei einer erhöhten Umgebungstemperatur von 120 °C bewältigen mussten. Ziel dieser Untersuchung war es, die thermische Leistung dieser parallelen Anordnung von sechs Schaltern mit der einer identischen Anwendung zu vergleichen, die nur mit zwei der neuen 100-V-MOSFETs im CCPAK1212 von Nexperia in Parallelschaltung implementiert wurde und eine viel geringere Gesamtfläche von nur 351 mm2 aufwies.

Um realistische I²R-Leitungsverluste für den jeweiligen Gehäusetyp berechnen zu können, wurden die spezifizierten Werte für R_DS(on) bei 150 °C für jeden der D²PAK- und CCPAK1212-MOSFETs verwendet. Bei dieser Temperatur ist der Gesamtwiderstand von zwei parallelen CCPAKs nahezu identisch mit dem von sechs parallelen MOSFETs im D²PAK-Gehäuse. Ausgehend von einer gleichmäßigen Stromverteilung zwischen den Bausteinen (bei einem Gesamtstrom von 50 A) leitet jeder CCPAK1212-MOSFET 25 A, während jeder D²PAK 8,33 A leitet (Tabelle 1). Diese Zahlen wurden als Grundlage für die thermischen Simulationen verwendet, die für jeden Bausteintyp durchgeführt wurden.

Die Simulationen basierten auf einer realistischen Leiterplattenkonfiguration mit einer 70 mm x 50 mm großen und 1,6 mm dicken Zwei-Lagen-FR-4-Leiterplatte, die auf einer 3 mm dicken Aluminiumplatte mit derselben Fläche ruhte. Die Leiterplatte wurde mit einem 1 mm dicken Wärmeleitmaterial mit einer Wärmeleitfähigkeit von 5 W/mK getrennt. Für den Stapelaufbau wurde für die obere Kupferfläche die empfohlene Lötfläche ohne zusätzliche Leiterbahnen und mit einem Abstand von 1 mm zwischen den Bausteinen verwendet, während die untere Fläche eine durchgehende Kupferfläche ist, da die Masse in beiden Fällen oben und unten mit thermischen Durchkontaktierungen verbunden ist, um die Wärmeableitung zu verbessern. Schließlich wurden Drain- und Source-Netze elektrisch isoliert.

Ergebnisse der simulierten thermischen Leistung

Die Ergebnisse der thermischen Simulationen (Bild 4) zeigten, dass jeder der CCPAK1212-Schalter eine vergleichbare Sperrschichttemperatur und einen äquivalenten Temperaturanstieg der Leiterplatte wie die sechs parallel geschalteten D²PAKs lieferte, während der Platzbedarf auf der Platine um 68 Prozent reduziert wurde. Die außergewöhnliche thermische Leistung (Bild 5) dieser Schalter ist auf den großen Siliziumchip und den großen Kupferclip-Leadframe des CCPAK1212-Gehäuses zurückzuführen.

Gegenüber Gehäusen mit Bonddrähten sorgt die größere Fläche des Kupferclips für eine verbesserte Stromverteilung und verringert die Möglichkeit einer Bildung von Hotspots. Dadurch verfügen die Bausteine über einen höheren maximalen Betriebsstrom I_D(max), einen größeren sicheren Arbeitsbereich (SOA) und eine höhere EAS. Darüber hinaus ist der spezifische Widerstand des Kupferclips um ca. 40 Prozent geringer als der von Aluminium-Bonddrähten, wodurch ein niedrigerer elektrischer R_DS(on) und ein geringerer Wärmewiderstand (R_th(j-mb)) erzielt werden. Der massive Kupferclip und drei parallele Source-Pins sorgen für eine geringere Induktivität (nH), ermöglichen eine Wärmeableitung über die Source-Pins, erleichtern das Löten und tragen zur Verbesserung der Zuverlässigkeit auf Leiterplattenebene bei. Auch die Möglichkeit der Wärmeableitung über die Source-Pins trägt zur Verringerung des Wärmewiderstands bei.

Vorteile des CCPAK1212-Gehäuses

Das innovative Kupferclip-Design des CCPAK1212 ermöglicht MOSFETs in diesem Gehäuse eine hohe Stromleitung, kombiniert mit reduzierter parasitärer Induktivität und ausgezeichneter thermischer Leistung. Dank dieser Eigenschaften sind sie ideal für den Einsatz in energieintensiven Anwendungen wie Motorsteuerungen, Stromversorgungen und Systemen erneuerbarer Energie geeignet. Die verfügbaren Optionen für oberseitige (TSC – Top-Side Cooling) und unterseitige Kühlung (BSC – Bottom-Side Cooling) bieten Ingenieuren eine Auswahl an Wärmeableittechniken, die in Anwendungen hilfreich sein können, in denen die Wärmeableitung durch die Leiterplatte aufgrund der Empfindlichkeit anderer Komponenten nicht praktikabel ist. Neben 80-V- und 100-V-Leistungs-MOSFETs bietet Nexperia auch anwendungsspezifische MOSFETs (ASFETs) in CCPAK1212-Gehäusen an. Diese Bausteine, die für die Hot-Swap-Funktion in immer leistungsfähigeren Servern für künstliche Intelligenz (KI) ausgelegt sind, verfügen über einen erweiterten sicheren Arbeitsbereich (SOA), um eine hervorragende thermische Stabilität bei Linearbetriebsübergängen zu gewährleisten. Alle MOSFETs und ASFETs von Nexperia im CCPAK1212-Gehäuse sind bei der JEDEC registriert und werden durch interaktive Datenblätter von Nexperia unterstützt, die es Entwicklern ermöglichen, diese Bausteine nahtlos in ihre Designs zu integrieren.

Fazit

Die MOSFETs von Nexperia im CCPAK1212-Gehäuse wurden entwickelt, um den thermischen Anforderungen von Hochleistungsanwendungen der nächsten Generation in Industrie und Automobilbranche gerecht zu werden. In diesem Artikel wurde gezeigt, wie sie im Vergleich zu MOSFETs im D²PAK-Gehäuse eingesetzt werden können, um die Anzahl parallel geschalteter MOSFETs zu reduzieren, ohne die thermische Leistung von Leistungselektronikanwendungen zu beeinträchtigen. Eine reduzierte Anzahl parallel geschalteter Bausteine bietet verschiedene Vorteile für das Design, darunter geringere Auswirkungen von Fertigungstoleranzen auf Stromverteilung und Schaltzeiten. Darüber hinaus tragen weniger Bausteine zur Vereinfachung der Anforderungen an die Ansteuerschaltungen bei und reduziert zugleich den Platzbedarf auf der Leiterplatte und die damit verbundenen Materialkosten erheblich.  (mr)

* Aniket Kulkarni ist Sr. Power Applications Engineer bei Nexperia, Aanas Sayed ist Senior Applications Engineer bei Nexperia, Christopher Liu ist Applications Engineer bei Nexperia

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