Speicher-Revolution Kondensatorlose IGZO-DRAM-Speicher

Die DRAM-Technologie stößt an ein Skalierungsproblem. Die Lösung könnten kondensatorlose IGZO-DRAMs sein: Anstelle traditioneller Speicherzellen ermöglichen IGZO-basierte Dünnschichttransistoren eine höhere Dichte und Effizienz.

Die herkömmliche DRAM-Technologie, deren Speicherzellen aus einem Siliziumtransistor und einem Kondensator bestehen, steht vor großen Skalierungsproblemen. Eine neue DRAM-Bit-Zelle ohne Kondensator und mit zwei Dünnschichttransistoren – jeder mit einem Oxidhalbleiterkanal wie Indium-Gallium-Zink-Oxid (IGZO) – bietet vielversprechende Möglichkeiten für die Weiterführung der DRAM-Technologie-Roadmap und ebnet den Weg für hochdichtes 3D-DRAM.

Eine neuartige DRAM-Speicherzelle mit zwei IGZO-basierten Transistoren

Die Bit-Zelle des DRAM (Dynamic Random-Access Memory), in herkömmlichen Computerarchitekturen der Hauptspeicher, ist konzeptionell denkbar einfach. Sie besteht aus einem Kondensator (1C) und einem Transistor (1T) auf Siliziumbasis (Si). Während der Kondensator dazu dient, eine Ladung zu speichern, wird der Transistor verwendet, um auf den Kondensator zuzugreifen, entweder um zu lesen, wie viel Ladung gespeichert ist, oder um eine neue Ladung zu speichern.

Im Laufe der Jahre ermöglichte die Skalierung der Bit-Zelldichte der Branche die Einführung aufeinanderfolgender Generationen der DRAM-Technologie und die Bewältigung der wachsenden Nachfrage nach DRAM. Seit etwa 2015 hat die DRAM-Speichertechnologie zunehmend Schwierigkeiten, mit der Leistungssteigerung des Logikteils des Prozessors Schritt zu halten: Skalierung, Kosten und Energieeffizienz bilden die Bausteine einer wachsenden „Speicherwand“.

Der große Kondensator schränkt die Skalierbarkeit und 3D-Integration der 1T1C-Bitzelle ein, dem ultimativen Weg zu einem DRAM mit hoher Dichte. Da der Zugriffstransistor immer kleiner wird, bietet er außerdem einen immer größeren Leckpfad, über den die Ladung des Kondensators abfließen kann. Dies verkürzt die Datenspeicherzeit und erfordert eine häufigere Auffrischung der DRAM-Zellen, was sich auf den Stromverbrauch auswirkt.

Im Jahr 2020 berichtete imec über ein neuartiges DRAM-Bitzellenkonzept, das diese beiden Probleme auf einmal lösen kann: eine Bitzelle, die aus zwei Dünnschichttransistoren (2T, einer zum Lesen, einer zum Schreiben) besteht und keinen Kondensator (0C) aufweist [1] . Der Leitungskanal der Dünnschichttransistoren besteht aus einem Oxidhalbleiter, wie z. B. Indium-Gallium-Zink-Oxid (IGZO). Aufgrund der großen Bandlücke weisen IGZO-basierte Transistoren einen extrem niedrigen Off-Strom auf, was sich positiv auf die Retentionszeit, die Auffrischrate und den Stromverbrauch des Speichers auswirkt. Durch die längere Retentionszeit sinkt auchdie Anforderung an die Speicherkapazität, sodass die parasitäre Kapazität des Lesetransistors die Rolle des Speicherelements übernehmen kann.

Außerdem ist die Fertigung einer IGZO-2T0C-Bit-Zelle einfacher und kostengünstiger als bei herkömmlichen Zellen. Anders als Si kann IGZO-Material bei relativ niedrigen Temperaturen abgeschieden werden, wodurch es mit der Back-End-of-Line-Verarbeitung (BEOL) kompatibel ist. Dies öffnet den Weg für neue DRAM-Architekturen.

Erstens ermöglicht es, dass die DRAM-Peripherie – die Logiktransistoren, die die volle Funktionalität des DRAM-Chips ermöglichen – unter das DRAM-Speicherarray verschoben wird, anstatt sich daneben zu befinden. Dadurch wird der Flächenbedarf des DRAM-Speicherchips reduziert und die Verbindungen zwischen dem Array und der Peripherie werden effizienter. In dieser Konfiguration werden die 2T0C-DRAM-Bitzellen in die BEOL der Peripherie integriert, was durch die Eigenschaften des IGZO-Materials ermöglicht wird.

Zweitens ebnet die neuartige Bit-Zelle den Weg für Stack-Konfigurationen, die eine zusätzliche Steigerung der Speicherdichte ermöglichen. Dabei sind sowohl „2D“- als auch „echte 3D“-Stacks denkbar. Bei 2D-Stacks werden mehrere Schichten mit „planaren“ DRAM-Speicherarrays übereinandergestapelt. Beim 3D-Stacking werden die Transistoren, aus denen die 2T0C-Bitzelle besteht, gestapelt und monolithisch in vertikal ausgerichtete „Plugs“ integriert, die von der 3D-NAND-Technologie inspiriert sind. Die Möglichkeit, IGZO gleichmäßig in diesen Plugs mit hohem Aspektverhältnis abzuscheiden, die durch die Technik der Atomlagenabscheidung (ALD) ermöglicht wird, ist ein entscheidender Faktor für diese 3D-Struktur. Diese Stacking-Konfigurationen werden dazu beitragen, die Speichergrenze zu durchbrechen, sodass DRAM-Speicher weiterhin eine entscheidende Rolle in datenintensiven Anwendungen wie Cloud-Computing und Künstlicher Intelligenz spielen können.

Die Implementierung der beiden Transistoren auf verschiedenen Ebenen (Stack 2T0C) hat einen zusätzlichen Vorteil. Ein Oxidhalbleiterkanal mit niedrigem Sperrstrom ist nur im Schreibtransistor von grundlegender Bedeutung, um eine lange Speicherdauer zu gewährleisten. Für den Lesetransistor ist der Einschaltstrom der entscheidende Parameter, da er die Lesezeit steuert, und es können hochbewegliche Kanalmaterialien in Betracht gezogen werden. Die beiden Transistoren können somit separat optimiert werden.

Erste „konzeptionelle“ Demonstration einer IGZO 2T0C DRAM-Bitzelle

Nach der Entwicklung des Konzepts lieferte imec auf dem IEEE International Electron Devices Meeting (IEDM) 2020 [1] die erste experimentelle Demonstration einer funktionsfähigen 2T0C-DRAM-Zelle. Dank eines niedrigen (extrahierten) Off-Stroms von 3x10-19 A/µm wiesen diese ersten 2T0C-DRAM-Zellen eine Retentionszeit von >400 s auf, was etwa dem 1.000-fachen der typischen DRAM-Aktualisierungszeit entspricht. Die Ergebnisse wurden nach der Skalierung und Optimierung von IGZO-basierten Dünnschichttransistoren erzielt, die auf 300-mm-Wafern verarbeitet wurden.

Diese Verbesserungen zielten darauf ab, die Auswirkungen von Sauerstoff- und Wasserstoffdefekten zu unterdrücken, die eine der größten Herausforderungen bei der Entwicklung leistungsfähiger IGZO-basierter Transistoren darstellen. Die optimierten Transistoren mit einer Gatelänge von 45 nm wurden dann in eine 2T0C-DRAM-Bitzellenarchitektur integriert, bei der die parasitäre Kapazität des Lesetransistors als Speicherelement diente.

Leistungssteigerung durch Bit-Zellen-Engineering: ein Überblick

Als Nächstes begann imec, die Stellschrauben zu untersuchen, die eine Erhöhung der 2T0C-DRAM-Dichte ermöglichen und Leistungs- und Zuverlässigkeitsmetriken wie Sperrstrom, Retentionszeit, Lebensdauer, Durchlassstrom und Schwellenspannung (Schwellenwertstabilität) verbessern. Auf der IEDM 2021 stellten die Forscher von imec eine stark verbesserte IGZO-basierte 2T0C-DRAM-Bitzelle mit einer Retentionszeit von >1000 s und einer praktisch unbegrenzten Lebensdauer (>1011 Lese- und Schreibzyklen) mit einer Schreibzeit von <10 ns vor [2].

Diese bahnbrechenden Ergebnisse waren das Resultat einer Optimierung des Materialstapels und des Integrationsschemas des IGZO-Transistors: ein Gate-last-Ansatz mit vergrabenem Sauerstofftunnel und selbstausrichtenten Kontakten in Kombination mit einer skalierten Gate-Dielektrikumsdicke (Al2O3). Durch die Implementierung des vergrabenen Oxid-Tunnels in Kombination mit einer Wärmebehandlung in einer O2-Umgebung wurde die Sauerstoffleerstellenkonzentration im IGZO-Kanal reduziert, was sich positiv auf die Ein- und Ausschaltströme auswirkte.

Diese IGZO-DRAM-Technologie schuf die Voraussetzungen für eine aggressivere DRAM-Skalierung. Die Gatelänge des IGZO-Transistors wurde auf 14 nm verringert, wobei die Retention von >100s erhalten blieb. Die Forscher zeigten auch eine Variante der 2T0C-DRAM-Zelle mit einer stark reduzierten IGZO-Schichtdicke (5 nm). Dadurch entfiel die Notwendigkeit eines Sauerstofftunnels und eines O2-Temperungsschritts, was zu einem vereinfachten Prozessablauf führte. Imec demonstrierte auch funktionelle Transistoren mit konform abgeschiedenen dünnen IGZO-Kanälen (5 nm, durch ALD), ein Zwischenschritt auf dem Weg zur 3D-DRAM-Integration. [2]

In jüngerer Zeit verwendete imec die Reactive Ion Etch (RIE)-Technik anstelle der üblicherweise verwendeten Ion Beam Etch (IBE)-Technik zur Strukturierung des aktiven Moduls des 2T0C-Transistors. RIE ermöglicht die Strukturierung in winzigen Dimensionen (unter 100 nm) mit minimalem verlust, wodurch der Flächenverbrauch weiter reduziert wird. Darüber hinaus führte die Verwendung dieser Transistoren in 2T0C-DRAM-Bitzellen zu einer deutlich verbesserten Retentionszeit von >4,5 Stunden, dies dank einer effektiven Unterdrückung von extrinsischen Lecks an den Seitenwänden des Transistors [3].

Das Potenzial des revolutionären DRAM-Konzepts von imec löste weltweit das Interesse von Universitäten, Forschungsinstituten und Unternehmen aus. Mehrere Forschungsgruppen begannen, weitere Bit-Zellen-Konfigurationen, Verbesserungen der Transistorleistung und alternative Oxidhalbleitermaterialien zu untersuchen.

Zum Beispiel hat das IMECAS (Institute of Microelectronics of the Chinese Academy of Sciences), das seit 2021 zum Thema 2T0C IGZO DRAM veröffentlicht, eine alternative 2T0C-Konfiguration zum Einsatz im Multibit-Betrieb vorgestellt [4]. Später zeigten sie als erste Transistoren mit einem vertikal integrierten IGZO-Kanal. Die Fähigkeit, die „vertikalen“ Lese- und Schreibtransistoren monolithisch zu stapeln, ermöglicht flächeneffiziente 4F2 2D-DRAM-Zellenkonfigurationen (F ist die minimale Strukturgröße für einen bestimmten Technologieknoten) [5]. Macronix implementierte auch eine 3D-2T0C-Bitzelle mit Gate-Around (GA)- und Channel-All-Around (CAA)-IGZO-FETs [6]. Die Peking-Universität optimierte IGZO-Transistoren mithilfe von Stacks aus verschiedenen Materialien, wodurch die Leistung der 2T0C-DRAM-Zellen verbessert wurde [7].

Dünnschichttransistoren mit Oxidhalbleiter-Kanalmaterialien, die von IGZO abweichen, werden ebenfalls in Betracht gezogen. Ein vielversprechendes Material ist W-dotiertes Indiumoxid (IWO), wie von der Notre Dame University vorgestellt [8]. Die Stanford University zog zunächst Indium-Zinn-Oxid (ITO) für die 2T0C-Implementierung in Betracht [9]. Im Jahr 2024 verwendeten sie in Zusammenarbeit mit TSMC auch IWO, um einen n-Typ-Dünnschichttransistor zu realisieren. Darüber hinaus waren sie die ersten, die den IWO-n-Typ-Transistor mit einem p-Typ-Transistor kombinierten, der ebenfalls aus einem Oxidhalbleiter (in diesem Fall Zinnoxid (SnO)) besteht, um die Leistung zu verbessern und Kopplungseffekte zu reduzieren [10]. Die meisten Oxidhalbleitertransistoren sind von Natur aus n-Typ, weshalb 2T0C-DRAM-Bitzellen in der Regel zwei n-Typ-Transistoren zum Lesen und Schreiben implementieren.

Der Weg zum industrietauglichen IGZO-basierten 3D-DRAM

2T0C IGZO-DRAM wurde kürzlich in die Long-Term-Roadmap für DRAM-Technologie aufgenommen, wie aus einem Bericht von Yole Intelligence aus dem Jahr 2024 hervorgeht. Die Technologie wird als einer der möglichen Ansätze für erwünschte 3D-DRAMs angesehen. Darüber hinaus wird erwartet, dass die Nachfrage nach KI auf Edge-Geräten in den kommenden Jahren stark ansteigen wird, wodurch ein Bedarf an eingebetteten DRAMs mit hoher Dichte (eDRAM) entsteht. Die kondensatorlose IGZO-DRAM-Technologie ist ein sehr attraktiver Kandidat für diese Anwendung. Aufbauend auf seinen Pionieraktivitäten begann imec mit der Entwicklung von BEOL-kompatiblen eDRAM-Implementierungen.

Ein Hauptproblem hat die Speicherindustrie jedoch zögern lassen, die IGZO-basierte DRAM-Technologie zu übernehmen: die Zuverlässigkeit. Die n-Typ-IGZO-Transistoren degradieren insbesondere aufgrund der positiven Bias-Temperaturinstabilität (PBTI), die sich in einer unerwünschten Verschiebung der Schwellenspannung des Transistors und einer Abnahme des Drainstroms äußert. Besorgniserregend ist der wasserstoffbedingte Beitrag zur PBTI, ein Problem, das der Chipindustrie weniger bekannt ist. Im Laufe der Jahre hat imec erhebliche Fortschritte bei der Bewertung, dem Verständnis und der Modellierung von Zuverlässigkeitsausfällen erzielt und damit den Weg für die Fertigung zuverlässiger IGZO-Transistoren mit einer angestrebten Lebensdauer von fünf Jahren geebnet [11,12].  (sg)

Diese Arbeit wurde zum Teil durch die NanoIC-Pilotlinie ermöglicht. Die Einrichtung und der Betrieb werden gemeinsam vom Chips Joint Undertaking über die Programme „Digital Europe“ (101183266) und „Horizon Europe“ (101183277) der Europäischen Union sowie von den teilnehmenden Staaten Belgien (Flandern), Frankreich, Deutschland, Finnland, Irland und Rumänien finanziert.

Literaturhinweise

[1] A. Belmonte et al. Capacitor-less, long-retention (>400s) DRAM cell paving the way towards low-power and high-density monolithic 3D DRAM. 2020 IEEE International Electron Devices Meeting.

[2] A. Belmonte et al. Tailoring IGZO-TFT architecture for capacitorless DRAM, demonstrating >103s retention, >1011 cycles endurance and Lg scalability down to 14nm. 2021 IEEE International Electron Devices Meeting.

[3] A. Belmonte et al. Lowest IOFF<3x10-21A/µm in capacitorless DRAM achieved by reactive ion etch of IGZO-TFT. 2023 Symposium on VLSI Technology and Circuits.

[4] K. Chen et al. Improved multi-bit statistics of novel dual-gate IGZO 2T0C DRAM with In-cell VTH compensation and ∆VSN/∆VDATA boosting technique. 2023 IEEE International Electron Devices Meeting.

[5] F. Liao et al. Novel 4F2 multi-bit dual-gate 2T0C for high-density DRAM with improved vertical-channel IGZO TFTs by self-aligned single-step process. 2024 IEEE International Electron Devices Meeting.

[6] F.-M. Lee et al. Bit-Cost-Scalable 3D DRAM Architecture and Unit Cell First Demonstrated with Integrated Gate-Around and Channel-Around IGZO FETs. 2024 Symposium on VLSI Technology and Circuits.

[7] Q. Hu et al. Optimized IGZO FETs for capacitorless DRAM with retention of 10 ks at RT and 7 ks at 85°C at zero Vhold with sub-10ns speed and 3-bit operation. 2022 IEEE International Electron Devices Meeting.

[8] H. Ye et al. Double-gate W-doped amorphous indium oxide transistors for monolithic 3D capacitorless gain cell eDRAM. 2022 IEEE International Electron Devices Meeting.

[9] S. Liu et al. Gain cell memory on logic platform – device guidelines for oxide semiconductor transistor materials development. 2023 IEEE International Electron Devices Meeting.

[10] F. F. Athena et al. First demonstration of an n-p oxide semiconductor complementary gain cell memory. 2024 IEEE International Electron Devices Meeting.

[11] A. Chasin et al. Understanding and modelling the PBTI reliability of thin-film IGZO transistors. 2024 IEEE International Electron Devices Meeting.

[12] A. Chasin et al. Unraveling BTI in IGZO devices: impact of device architecture, channel film deposition method and stoichiometry/phase, and device operating conditions. 2024 IEEE International Electron Devices Meeting.

(ID:50343786)