Weiterentwicklung von CMOS-Technologieknoten Jenseits der Nanosheets: Der Weg zu High-Performance-2D-CFETs

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Die Einführung von 2D-Materialien in den Leiterbahnen fortschrittlicher CFET-Architekturen gilt als vielversprechende Option, um die Roadmap der Logikelektronik weiter auszubauen, ist aber von der industriellen Anwendung noch weit entfernt. Das imec-Institut verfolgt einen einzigartigen Ansatz, um die Kosten-/Aufwandsbarriere zu senken: Die Einführung von nicht ganz so leistungsstarken, planaren 2D-Material-basierten Bausteinen erfolgt zu einem früheren Zeitpunkt in der Roadmap.

Seit fast zwei Jahrzehnten ist klar, dass die reine Dimensionsskalierung, die durch das Mooresche Gesetz inspiriert wurde, nicht mehr der einzige Indikator ist, um die Entwicklung der CMOS-Technologieknoten vorherzusagen. Das erste Anzeichen dafür kam etwa im Jahr 2005, als die Leistungssteigerungen von Knoten zu Knoten bei unverändertem Stromverbrauch – die sogenannte Dennard-Skalierung – sich zu verlangsamen begannen. Nach und nach begann die Halbleiterindustrie, die lithografiezentrierte Skalierung durch andere technologische Innovationen zu ergänzen, um den Leistungs-, Energie- und Kostenvorteil weiterhin zu gewährleisten: Material- und Architekturforschung auf Transistorebene, Co-Optimierung von Design und Technologie auf Standardzellenebene und Co-Optimierung von Systemtechnologie durch 3D-Integrationstechnologien.

Die Silizium-basierte Logikskalierungs-Roadmap

Auf Transistorebene entstand die durch Skalierung bedingte Performance-Verschlechterung durch Short-Channel-Phänomene. Die Kombination aus starker Gate-Längenreduzierung und der Verkürzung des Leitungskanals führte zu einem Anstieg des Leckstroms, selbst wenn keine Spannung an das Gate angelegt wurde. Ebenso nahmen die Auswirkungen von Source und Drain auf den schrumpfenden Kanalbereich dramatisch zu.

Diese Effekte mit kurzen Kanälen veranlassten die Chipindustrie, von planaren MOSFETs zu FinFETs und kürzlich zu Gate-All-Around-Nanosheet-Transistoren (GAA) für Hochleistungs-Computeranwendungen überzuwechseln. Diese architektonischen Innovationen ermöglichten es dem Gate, die elektrostatische Kontrolle über den Leitungskanal wiederzuerlangen. Die Familie der Nanosheet-Transistoren verspricht, die Logik-Skalierungs-Roadmap über mindestens drei Technologiegenerationen fortzusetzen, wenn sie mit Innovationen auf Standardzellenebene kombiniert wird. Dazu gehören unter anderem moderne Verbindungs- und Middle-of-Line-Schemata sowie die Einführung von Backside Power Delivery Networks (BSPDNs).

Der komplementäre FET oder CFET (complementary FET) wird der nächste Meilenstein sein, der eine weitere Flächenreduzierung durch Stapelung von n- und p-Kanälen ermöglicht. Imec geht davon aus, dass er ab dem A7-Knoten eingeführt wird und die Technologie-Roadmap von Imec mindestens bis zur A3-Generation reicht. Genau wie bei den GAA-Nanosheet-Transistoren umschließt das Gate – das jetzt für n und p gemeinsam ist – die Si-Kanäle vollständig und sorgt so für eine maximale elektrostatische Kontrolle.

2D-Materialien, oder: Die Dicke des Si-Kanals unter 10 nm bringen

Aber irgendwann, selbst im Zeitalter der CFET-Transistoren, werden Short-Channel-Effekte eine weitere Skalierung erschweren. Die kontinuierliche Verringerung der Gate- und Kanallänge des Transistors erfordert immer dünnere Halbleiterkanäle, um den Weg für den Stromfluss einzuschränken und so die Möglichkeit zu begrenzen, dass Ladungsträger entweichen, wenn das Gerät ausgeschaltet wird. Um CFET-Transistoren in den A2-Transistor-Technologieknoten mit Leitungskanallängen unter 10 nm zu bringen, sollte auch die Dicke des Si-Kanals unter 10 nm schrumpfen. Bei solch dünnen Si-Kanälen beginnen jedoch die Beweglichkeit der Ladungsträger und der Durchlassstrom des Transistors dramatisch abzunehmen.

Hier bieten 2D-Halbleiter, insbesondere Übergangsmetall-Dichalkogenide (MX2), eine Perspektive. In diesen Halbleitern sind die Atome in Schichtkristallen mit einer einzelnen Schichtdicke von nur ~0,7 nm angeordnet, was sehr dünne Kanäle ermöglicht. Darüber hinaus versprechen sie eine relativ hohe Ladungsträgerbeweglichkeit, unabhängig von der Kanaldicke. Dies ermöglicht eine ultimative Skalierung der Gate- und Kanallänge, ohne dass man sich über Kurzkanaleffekte Gedanken machen muss.

Herausforderungen der Integration von 2D-Material in fortgeschrittene Technologieknoten

Der große Leistungssprung, den 2D-Kanal-Materialien an ultimativ skalierten Knoten liefern können, hat das Interesse großer Chiphersteller und führender Wissenschaftler auf diesem Gebiet geweckt. Erfreulicherweise haben sie begonnen, stark in Forschung und Entwicklung zu investieren, um die Hindernisse bei der Einführung von 2D-Materialien in den fortschrittlichsten Knoten zu überwinden. Die Integration von 2D-Materialien bringt in der Tat eine Reihe von Herausforderungen mit sich, die die Kosten und den Integrationsaufwand für die Implementierung von A2-Knoten erhöhen.

2D-Materialabscheidung: Zunächst besteht die Herausforderung darin, die 2D-Materialschichten abzuscheiden. Für Anwendungen, die hohe Leistung erfordern, können zwei Hauptwege beschritten werden: (1) direktes Wachstum des 2D-Materials auf dem Zielsubstrat und (2) das Wachstum auf einem „Wachstumssubstrat“, gefolgt von einer Übertragung der Schicht auf das Zielsubstrat.

Das direkte Wachstum des 2D-Materials erfordert normalerweise spezielle Substrate und findet bei hohen Temperaturen (~1000 °C) statt. Wenn industriekompatible Prozesse und Materialien erforderlich sind, ist das Wachstumssubstrat möglicherweise nicht ideal, um einen hohen Kristallisationsgrad zu erreichen, was die Leistung des Films beeinträchtigt. Dennoch kann das direkte Wachstum Konformität, Abdeckung auf Wafer-Ebene und Kompatibilität mit industriellen Prozessen bieten.

Beim zweiten Ansatz kann das Wachstum auf einem fremden „idealen“ Substrat (z. B. Saphir) stattfinden, wodurch leistungsstarke Filme und die anschließende Übertragung auf den Zielwafer erleichtert werden. Die Übertragung selbst kann bei viel niedrigeren Temperaturen (etwa 300 °C) als beim direkten Wachstum erfolgen. Die durch die Übertragung bedingte höhere Anzahl an Prozessschritten kann sich jedoch auf die Kosten und den Ertrag des Chipherstellungsprozesses auswirken.

Gate-Stack-Integration: Eine zweite Herausforderung betrifft die Gate-Stack-Integration und die dielektrische Abscheidung. Ironischerweise ist der Grund, warum 2D-Materialien so dünn hergestellt werden können, auch dafür verantwortlich, dass die dielektrische Abscheidung kompliziert wird. Die Schichten, aus denen die 2D-Materialien bestehen, sind durch sehr schwache Van-der-Waals-Kräfte (vdW) vertikal miteinander verbunden, sodass die Oberfläche größtenteils passiviert ist – ohne freie Bindungen. Dies stellt eine Herausforderung für die Verwendung von Abscheidungstechniken dar, die bei Si so gut funktioniert haben, einschließlich der Atomlagenabscheidung (ALD), die auf der Wechselwirkung mit freien Bindungen auf der Oberfläche beruht.

In den letzten Jahren haben imec und führende Chiphersteller gute Fortschritte erzielt und es wurden n-Typ-Nanosheet-2D-Kanäle mit integrierten Gate-Stacks demonstriert – allerdings vorwiegend unter Laborbedingungen (Siehe Fußnoten [1] bis [6]).

Niederohmige Source/Drain-Verbindungen: Eine dritte große Herausforderung ist die Bildung von niederohmigen Source-/Drain-Kontakten. Im Fall von Si werden Source-/Drain-Kontakte gebildet, indem ein Metall mit den Source-/Drain-Bereichen in Kontakt gebracht wird, wodurch eine Schottky-Barriere an der Grenzfläche entsteht. Ladungsträger können dann durch Tunneln in die Source injiziert werden. Um niederohmige Kontakte zu erreichen, werden zwei Schlüsseltechniken angewendet: (1) starke Dotierung der Source-/Drain-Bereiche und (2) die Bildung von Siliziden. Diese Verfahren sind jedoch bei dünnen Schichten von 2D-Materialien nur sehr schwer umzusetzen, was Forscher antreibt, nach neuen Lösungen zu suchen (siehe Fußnoten [7] bis [9]).

Dotierung von 2D-Materialien: Die Dotierung von 2D-Materialien ist nicht nur für die Herstellung von Kontakten mit niedrigem Widerstand von entscheidender Bedeutung. Sie ist auch für die Abstimmung der Schwellenspannung (Vth) im Kanal und für die Verringerung des Zugangswiderstands erforderlich. Anders als bei 3D-Materialien verschlechtert die Substitutionsdotierung in 2D-Materialien durch herkömmliche Ionenstrahl-Implantation die Transporteigenschaften des Materials erheblich. Aufgrund ihrer extrem dünnen Beschaffenheit hat der Austausch auch nur eines Atoms im Gitter bei 2D-Materialien wesentlich größere Auswirkungen als bei 3D-Materialien. Es werden andere Dotierungstechniken erforscht (z. B. elektrostatische Dotierung oder Oberflächendotierung), aber es gibt noch keine eindeutige Lösung.

p und n type FETs: Anwendungen der CMOS-Technologie basieren auf einer Kombination von n- und p-Kanal-FETs. In Standard-CMOS-Technologien wird Si zur Bildung beider FET-Typen verwendet. Bisher wurde jedoch noch kein 2D-Material gefunden, das dies ermöglicht: Das optimale Material für n-Typen (wie MoS2) ist nicht das optimale Material für p-FETs (hier ist WSe2 am vielversprechendsten).

Industrie-Integration und die Anforderungen an eine höhere Zuverlässigkeit und geringere Streuung: Schließlich muss man sagen, dass bis vor kurzem die Forschung hauptsächlich in Laboren durchgeführt wurde, wo sogenannte „Helden“-Geräte für cm-große Muster verfügbar waren. Es sind jedoch noch enorme Entwicklungsanstrengungen erforderlich, um die Prozesse in einen industriellen Maßstab zu bringen, der mit der Integration von 300-mm-Wafern kompatibel ist (siehe [10]). Parallel dazu bedarf es einer Steigerung der Zuverlässigkeit und einer starken Reduzierung der Streuungen.

Einführung von 2D-Materialien in Bausteinen mit geringerer Leistung

Während führende Chiphersteller und Universitätsgruppen nach Lösungen für die Einführung von 2D-Materialien in den Leitungskanälen der fortschrittlichsten CFET-Architekturen suchen, geht imec einen anderen Weg – angetrieben von den vielen Integrationsherausforderungen und den erwarteten Kosten.

Um den Aufwand und die erwarteten Kosten für die Einführung von 2D-Materialien zu reduzieren, entscheiden wir uns dafür, sie in weniger fortschrittliche Knoten und in weniger leistungsfähige Bausteine zu integrieren. Wir beginnen, unsere Modulentwicklungen und die Entwicklung von 300-mm-Waferprozessen auf planare 2D-Bausteine zu konzentrieren. Wenn wir sie in sehr komplexe CFET-Architekturen integrieren müssen, können wir auf das Gelernte zurückgreifen. Das 2D-Material wird dann bereits in die 300-mm-Fabrik eingeführt worden sein, Lösungen werden für die dielektrische Abscheidung und die Bildung von Source-/Drain-Kontakten bereitstehen und es werden Wege zur Erhöhung der Zuverlässigkeit und Variabilität erforscht worden sein. Im Folgenden wird der Ansatz von imec näher erläutert.

Planare 2D-basierte n- oder p-FETs im A7-Technologieknoten

: Das imec arbeitet daran, 2D-MX2-basierte Bausteine zuerst im A7-Knoten der Imec-Roadmap für Logiktechnologie einzuführen. In dieser zukünftigen Technologiegeneration werden CFETs mit Si-Kanälen hochleistungsfähige Logik-CMOS bilden, die Leistung wird über BSPDNs zu diesen Logikbausteinen geleitet und der Last-Level-Cache-Speicher kann über fortschrittliche 3D-Integrationstechnologien mit dem Logik-CMOS verbunden werden. Eine Möglichkeit für planare 2D-MX2-basierte Bauelemente sind periphere Bauelemente, die sich im Back-End-of-Line (BEOL) oder sogar auf der Rückseite der Wafer befinden. Denken Sie an Low-Dropout-Spannungsregler (LDOs) und leistungsschwächere Leistungsschalter, die Blöcke von Logik-CMOS-Bauelementen ein- (und ausschalten).

Simulationen von imec-Forschern zeigen, dass planare nMOS-Geräte mit MX2-Kanal für solche Anwendungen sehr vielversprechend sind. Auf der Wafer-Rückseite oder BEOL steht mehr Platz zur Verfügung, um sie zu implementieren. Daher kann ihr Platzbedarf im Vergleich zu ihren (teuren) frontseitigen Pendants reduziert werden, sodass Platz für größere, planare Gerätearchitekturen bleibt – entweder vom n- oder p-Typ. Für diese Anwendungen ist der Schichttransfer die bevorzugte Abscheidungstechnik: BEOL und die Rückseitenbearbeitung begrenzen beide das verfügbare Temperaturbudget auf unter 400 °C, um die Leistung der bereits auf der Vorderseite vorhandenen Geräte nicht zu beeinträchtigen. Das direkte Wachstum von 2D-Materialien bei diesen niedrigen Temperaturen (in einer industriell kompatiblen Methode) ist eine Herausforderung, da es zu Lagen von schlechter Qualität führen kann.

Planare 2D-basierte n- und p-FETs im A3-Knoten: Parallel dazu laufen die Entwicklungen für die Integration des Materials in den imec A3-Technologieknoten. Hier erwartet imec den allmählichen Übergang zu CMOS 2.0 – ein Paradigmenwechsel, der es ermöglicht, das Potenzial des Mooreschen Gesetzes zu erschließen, indem die hybride Integration innerhalb des Compute-System-on-Chip (SoC) [11] ermöglicht wird.

Dies geschieht durch die Neupartitionierung des SoC in verschiedene Funktionsschichten (mit Hilfe von STCO) und deren Neuverbindung mithilfe fortschrittlicher 3D-Verbindungs- und Rückseitentechnologien. Anstatt für jeden funktionalen Teil des SoC die fortschrittlichsten Knoten zu verwenden, können die funktionalen Schichten mit der Technologieoption erstellt werden, die dem jeweiligen Bedarf am besten entspricht. Die Schichten, die eine extreme Komponentendichte erfordern (z. B. die dichte Logik), werden aus den am besten skalierbaren Technologien (d. h. CFET) bestehen.

CMOS 2.0 ermöglicht die schrittweise Einführung von 2D-Materialien in verschiedenen Schichten des SoC. Zum Beispiel Leistungsschalter als Teil der aktiven Verbindungen auf der Rückseite des Wafers oder planare MX2-Geräte als Teil der Speicherschichten.

2D-basierte GAA-Nanosheets und CFETs: Während die oben genannten Entwicklungen im 300-mm-Reinraum stattfinden, untersucht imec gleichzeitig die Einführung von 2D-Materialien als Leitungskanäle in GAA-Nanosheet-Transistoren. Diese Studien finden im Labormaßstab statt, verwenden jedoch für die Fertigung geeignete Tools und Prozesse. Ziel dieser Untersuchungen ist es, die Auswirkungen der Integration von 2D-Materialien auf nanosheet-spezifische Module zu untersuchen, die für CFET langfristig relevant sein werden. Dabei geht es um die Freigabe der Nanosheet-Kanäle (d. h. die Entfernung von Opferschichten zur Bildung der Nanosheet-Kanäle), die Bildung innerer Spacer und den Schritt der Integration von Ersatzmetall-Gates.

Erkenntnisse zu leistungsschwächeren planaren MX2-FETs: Schichttransfer, pFET-Integration und erhöhte Zuverlässigkeit

300 mm Wachstum und Schichttransfer mit Schablonen: Das Wachstum mit Schablonen und die Schichtübertragung von 2D-Materialien ist ein interessanter Ansatz, um hochwertige Schichten von 2D-Materialien auf 300-mm-Zielwafern bei Temperaturen unter 400 °C abzuscheiden. Beim Wachstum mit Schablonen wird ein vordefiniertes „Schablonen“-Substrat (z. B. Saphir) verwendet, um das Wachstum der 2D-Materialien in eine einzige Kristallorientierung zu lenken. Anschließend müssen die ultradünnen Schichten, die sich über die gesamte 300-mm-Wafer-Oberfläche erstrecken, auf den Zielwafer übertragen werden, ohne dass sie brechen.

Auf der 2024 VLSI hat imec einen 300-mm-MX2-Trockentransfer-Prozessablauf vorgestellt, der erstmals zu einem wiederholbaren Prozess mit hervorragender Uniformität über den Wafer (>99,5 % morphologische Ausbeute) führte [12]. Außerdem wurde die Anzahl der Defekte im Vergleich zu anderen Schichttransferansätzen erheblich reduziert. Der Schlüssel zu diesen bahnbrechenden Ergebnissen liegt in der Verwendung der Bondfront-Initiierung während des leistungsfähigen Bondens und des photonischen Debondens während der Freigabe des temporären Trägers. Die Bondfront-Initiierung basiert auf der ersten Anwendung einer Bondkraft in der Mitte des Wafers, die sich dann zu den Kanten hin ausbreitet. Es wurde gezeigt, dass die Techniken die Hohlraumbildung verringern, die Bondgleichmäßigkeit verbessern und wenig bis gar keine Rückstände hinterlassen.

Dies macht den Schichttransfer zu einer praktikablen Option für die 2D-Materialabscheidung. Der vorgeschlagene Prozessablauf verwendet 300-mm-kompatible Fertigungsschritte, die in der Chipindustrie im Zusammenhang mit der 3D-SoC- und Chiplet-Integration bekannt sind.

Schichttransfer auf laborbasierte GAA-Nanoblätter: gute Schichtkonformität und -qualität: Das imec-Team hat die Erkenntnisse aus dem Schichttransfer auf planare Bauelemente auf GAA-Nanosheet-Versuchsträger angewandt. Die Ergebnisse zeigen, dass im Labor hergestellte MX2-nFETs eine hervorragende Konformität, Gleichförmigkeit und Schichtqualität aufweisen. Der Schichttransfer ist ein interessanter Ansatz für die Bildung von Nanosheet-Kanälen (also auch für CFETs), der vorzugsweise bei Temperaturen unter 600 °C durchgeführt wird.

Alternativ dazu erforscht imec das direkte Wachstum von 2D-Materialien bei reduzierten Temperaturen, was möglicherweise nur bei Ablagerung auf kleineren, ausgewählten Flächen Schichten von guter Qualität ermöglicht.

Eine 300-mm-Integrationsplattform für 2D-basierte planare pFETs: Bisher wurden die meisten Integrationsbemühungen bei n-Typ-Bauelementen unternommen. Auf der IEDM 2023 demonstrierte imec in Zusammenarbeit mit Intel erstmals 300 mm große integrierte planare WSe2-pFET-Transistoren, wobei ein ähnlicher Prozessablauf wie bei MoS2-nFETs verwendet wurde [13]. Die Teams lieferten auch eine klare Analyse der Auswirkungen der Korngröße auf die Leistung und Zuverlässigkeit des Bausteins.

Ein Weg zu mehr Zuverlässigkeit und weniger Streuung:

In den vergangenen Jahren haben imec und die Technische Universität Wien (Gruppe von Prof. Tibor Grasser) Fortschritte bei der Quantifizierung der Zuverlässigkeit und Streuung von 2D-Material-basierten Bausteinen erzielt. Sie untersuchten beispielsweise die Auswirkungen der 2D-Schichtdicke, der Kristallkorngröße und -orientierung sowie der 2D-Wachstumsvorlage auf die Leistung von 300 mm integrierten planaren MX2-Geräten. Sie konnten auch die Ursache der Probleme mit der Zuverlässigkeit und Variabilität ermitteln und arbeiten nun an Lösungen. [14]

Restliche Herausforderungen angehen: eine gemeinsame Anstrengung

Obwohl verschiedene Forschungsgruppen weltweit große Fortschritte erzielt haben, sind noch einige Durchbrüche erforderlich, um die Kluft zur Massenproduktion an fortgeschrittenen Knoten zu überbrücken. Imec identifiziert fab-kompatible Source/Drain-Kontaktbildung, steuerbare Dotierung und die Aktivierung von CMOS mit MX2Bauelementen (d. h. die Integration von p- und n-FETs) als die kritischsten Hindernisse auf dem Weg zum Erfolg. Die Lösung dieser Probleme erfordert eine gemeinsame Anstrengung unter Beteiligung von Branchenführern, Hochschulgruppen und Forschungseinrichtungen sowie Tool-Entwicklern.

Wenn diese Probleme gelöst sind, sieht die Zukunft für 2D-Materialien vielversprechend aus. Diese Materialien versprechen nicht nur, die Logik-Skalierungs-Roadmap ab A7 voranzutreiben, sondern ihre Eigenschaften ermöglichen auch eine Erweiterung des Anwendungsbereichs weit über die Logik hinaus. Aufgrund ihres extrem niedrigen Off-State-Stroms bieten sie Potenzial für eingebettete DRAM-Anwendungen – möglicherweise ab dem A7-Knoten. Darüber hinaus lassen sich die Transporteigenschaften von „flächenähnlichen“ 2D-Materialien sehr leicht verändern, wodurch sie sich ideal für probabilistische Berechnungen oder sogar für Machine-Learning-Anwendungen eignen.  (sg)

Literaturhinweise

[1] ‘First Demonstration of GAA Monolayer-MoS2 Nanosheet nFET with 410μA μ m ID 1V VD at 40nm gate length,’ Y. Chung et al., 2022 IEEE International Electron Devices Meeting (IEDM)

[2] ‘High Mobility TMD NMOS and PMOS Transistors and GAA Architecture for Ultimate CMOS Scaling’, A. Penumatcha et al., 2023 IEEE International Electron Devices Meeting (IEDM)

[3] ‘Status and Performance of Integration Modules Toward Scaled CMOS with Transition Metal Dichalcogenide Channel,’ A. Chou et al., 2023 IEEE International Electron Devices Meeting (IEDM)

[4] ’Monolayer-MoS2 Stacked Nanosheet Channel with C-type Metal Contact,’ Y. Chung et al., 2023 IEEE International Electron Devices Meeting (IEDM)

[5] ‘Dual gate synthetic WS2 MOSFETs with 120µS/µm Gm 2.7µF/cm2 capacitance and ambipolar channel,’ D. Lin et al., 2020 IEEE International Electron Devices Meeting (IEDM)

[6] ’Scaling synthetic WS2 dual-gate MOS devices towards sub-nm CET,’ D. Lin et al., VLSI 2021

[7] ‘Yttrium-doping-induced metallization of molybdenum disulfide for ohmic contacts in two-dimensional transistors,’ Jiang, J., Xu, L., Du, L. et al., J. Nat Electron 7, 545–556 (2024). https://doi.org/10.1038/s41928-024-01176-2

[8] ‘Antimony Semimetal Contact with Enhanced Thermal Stability for High Performance 2D Electronics,’ A. -S. Chou et al., 2021 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2021, pp. 7.2.1-7.2.4, doi: 10.1109/IEDM19574.2021.9720608.

[9] ‘Advancing 2D Monolayer CMOS Through Contact, Channel and Interface Engineering,’ K. P. O'Brien et al., 2021 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2021, pp. 7.1.1-7.1.4, doi: 10.1109/IEDM19574.2021.9720651.

[10] ‘Process integration and future outlook of 2D transistors,’ K.P. O’Brien, Nature Communications volume 14, Article number: 6400 (2023)

[11] ‘CMOS 2.0: bringing heterogeneity inside the system-on-chip’, imec Reading Room

[12] ‘EOT scaling via 300mm MX2 dry transfer – Steps toward a manufacturable process development and device integration’, S. Ghosh et al., VLSI 2024

[13] ‘Exploring manufacturability of novel 2D channel materials: 300mm wafer-scale 2D NMOS & PMOS using MoS2, WS2, & WSe2,’ C.J. Dorow, T. Schram et al., 2023 IEEE International Electron Devices Meeting (IEDM)

[14] ‘Evidence of contact-induced variability in industrially-fabricated highly-scaled MoS2 FETs,’ L. Panarella et al., npj 2D Materials and Applications volume 8, Article number: 44 (2024)

* César Javier Lockhart de la Rosa ist Program Manager Exploratory Logic am belgischen Forschungsinstitut imec. Gouri Sankar Kar ist Vice President of Compute & Memory Device Technologies.

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