Luftspaltintegration und Trennung der Ladungsspeicherschicht Z-Pitch-Skalierung für 3D-NAND-Flash der nächsten Generation

Derzeit kommen 3D-NAND-Flash-Speicher auf etwas über 300 gestapelte Schichten. Um die Speicherdichte weiter zu erhöhen, bedarf es neuer Skalierungstechniken. Eine zentrale Methode ist die Z-Pitch-Skalierung, bei der die Schichtdicke reduziert wird, um mehr Ebenen platzsparend und kosteneffizient zu stapeln.

Seit seiner Einführung auf dem Speichermarkt Ende der 1980er Jahre hat NAND-Flash die Art und Weise, wie wir große Datenmengen speichern und abrufen, revolutioniert. Diese beliebte Speichertechnologie, die architektonisch für die Speicherung hoher Datenmengen optimiert ist, ist in allen wichtigen Endverbrauchsbereichen der Elektronikbranche vertreten, darunter Smartphones, Datenserver und PCs. Sie finden diese Technologie auch in den meisten Wechseldatenträgern und tragbaren Speichergeräten wie SD-Karten und USB-Sticks. Der Speicher ist nichtflüchtig, sodass Fotos, Videos, Audiodateien, archivierte E-Mails und andere Dokumente bis zu zehn Jahre lang gespeichert und abgerufen werden können. In jüngerer Zeit spielt die NAND-Flash-Technologie auch eine wichtige Rolle in den Bereichen KI und maschinelles Lernen. Beispielsweise durch die Bereitstellung effizienter Speicher für die riesigen Datenmengen, die für das Training eines KI-Modells benötigt werden.

Die NAND-Flash-Speichertechnologie verdankt ihren Erfolg der Möglichkeit, die Speicherzellendichte und die Kosten kontinuierlich zu skalieren. Jahr für Jahr hat die NAND-Flash-Branche die Bit-Speicherdichte, ausgedrückt in immer höheren Gbit/mm2, erheblich gesteigert. Um diesen Trend fortzusetzen, wurden mehrere Innovationen umgesetzt. Zu den wichtigsten Entwicklungen zählen der Übergang von 2D- zu 3D-NAND-Flash, die Erhöhung der Anzahl der Bits pro Zelle (bis zu vier in kommerziellen NAND-Flash-Speichern) und der Wechsel vom Floating-Gate-Transistor zur Ladungsspeicherzelle für den Speicherbetrieb.

Die 3D-Gate-All-Around-Zellenarchitektur: das Arbeitspferd der NAND-Flash-Industrie

3D-NAND-Flash mit Speicherzellen in einer vertikalen Gate-All-Around-Architektur (GAA) gilt als das Arbeitspferd der Branche für Anwendungen mit hoher Datenspeicherdichte. In dieser 3D-Architektur sind die Speicherzellen zu einer vertikalen Kette gestapelt und werden über horizontale Wortleitungen adressiert.

In den meisten 3D-NAND-Produkten fungiert die Ladungsspeicherzelle als Speicherelement. Diese Speicherzelle ähnelt einem MOSFET-Transistor, bei dem zusätzlich eine dünne Schicht aus Siliziumnitrid (SiN) in das Gateoxid des Transistors eingefügt ist. Dadurch wird das Gateoxid zu einem Oxid-Nitrid-Oxid- oder ONO-Stapel, wobei die Schichten als Sperroxid, Nitridspeicher und Tunneloxid dienen. Die SiN-Schicht enthält viele Ladungsspeicherstellen, die elektrische Ladung aufnehmen können. Wenn die Gate-Elektrode positiv vorgespannt ist, tunneln Elektronen aus dem Kanalbereich durch die Oxidschicht und werden in der SiN-Schicht eingeschlossen. Dadurch erhöht sich die Schwellenspannung des Transistors. Der Zustand der Zelle kann durch Anlegen einer Spannung an die Source-/Drain-Knoten gemessen werden. Fließt Strom, bedeutet dies, dass keine Elektronen eingeschlossen sind: Die Zelle befindet sich im Zustand „1“. Wird kein Strom gemessen, befinden sich die Zellen im Zustand „eingeschlossene Elektronen“ oder „0“.

Die Ladungsspeicherzelle wird in der 3D-NAND-Struktur mithilfe eines vertikalen GAA-Kanalverfahrens implementiert. Stellen Sie sich vor, Sie drehen die planare Transistorstruktur um 90 Grad, wobei der nun vertikale Poly-Si-Leitungskanal vom Gate-Stack umgeben ist.

Die GAA-Fertigung beginnt mit dem Aufwachsen eines Stapels aus Si-Oxid-/Wortleitungsschichten. Anschließend werden mit Hilfe moderner Trockenätzwerkzeuge zylindrische Löcher in den Stapel gebohrt. Die Oxid- und Trapping-Schichten sowie der Poly-Si-Kanal werden dann entlang der Seitenwände der Löcher abgeschieden. Diese Anordnung wird häufig als „Macaroni-Kanal“ bezeichnet.

Fortsetzung der NAND-Flash-Roadmap mit mehr Oxid-/Wortleitungsschichten

In den kommenden Jahren wird die Speicherindustrie die GAA-basierte NAND-Flash-Roadmap bis an ihre Grenzen ausreizen. Heute bieten die wichtigsten Akteure 3D-NAND-Flash-basierte Produkte mit über 300 übereinander gestapelten Oxid-/Wortleitungsschichten an [1]. Diese Zahl wird weiter steigen, bis 2030 werden etwa 1.000 Schichten prognostiziert – das entspricht 100 Gbit/mm2 [2]. Die Gewährleistung eines gleichmäßigen Durchmessers durch diesen etwa 30 µm dicken Schichtstapel führt jedoch zu einer immer höheren Komplexität und höheren Kosten bei der Verarbeitung, was die Abscheidung hoher Stapel und Ätzschritte mit hohem Aspektverhältnis zu einer Herausforderung macht.

Daher werden ergänzende „Skalierungsbeschleuniger“ in den Maßnahmenkatalog aufgenommen. Dazu gehören die Erhöhung der Anzahl der Bits pro Zelle, die Verringerung des x-y-Abstands der GAA-Zelle (laterale Skalierung), die Verbesserung der Flächeneffizienz des Speicherarrays und die Modulstapelung.

Ein weiterer Trend ist die Optimierung der peripheren CMOS-Schaltungen auf einem anderen Wafer und deren Anbringung am Speicherarray-Stapel mittels Hybrid-Bonding-Techniken. Um die steigenden Verarbeitungskosten zu kontrollieren, wird eine zusätzliche Skalierung in vertikaler Richtung angestrebt, die als Z-Pitch-Skalierung bezeichnet wird.

Z-Pitch-Skalierung: Vorteile und Tücken

Die Z-Pitch-Skalierung von 3D-NAND-Flash ist von entscheidender Bedeutung, um die Kostenreduzierung der nächsten Generation von multilayerbasierten GAA-NAND-Flash-Speichern aufrechtzuerhalten. Mit der Z-Pitch-Skalierung wird der Abstand zwischen benachbarten Wortleitungen – der heute bei etwa 40 nm liegt – durch Verringerung der Dicke sowohl der Wortleitungen als auch der Si-Oxid-Schichten im Stapel weiter reduziert. Dadurch können mehr Schichten – und damit mehr Speicherzellen – pro „Mikrometer“ Stapelhöhe hinzugefügt werden, was einen Kostenvorteil mit sich bringt.

Leider hat sich in Versuchen gezeigt, dass die Z-Pitch-Skalierung ohne entsprechende Optimierungen die elektrische Leistung der Speicherzellen negativ beeinflusst. Dies führt zu einer Verringerung der Schwellenspannung, einem erhöhten Subthreshold-Swing, einer verminderten Retention und einem Anstieg der Programmier- und Löschspannungen.

Diese Effekte lassen sich zwei physikalischen Phänomenen zuordnen, die mit zunehmender Skalierung an Bedeutung gewinnen: Zell-Zell-Interferenz und laterale Ladungsmigration.

Bei einer weiteren Verringerung der Dicke der Wortleitungsschicht verkürzt sich die Gate-Länge des Ladungsspeichertransistors entsprechend. Infolgedessen verliert das Gate zunehmend die Kontrolle über den Kanal, was die elektrostatische Kopplung zwischen benachbarten Zellen begünstigt. Zusätzlich zu den Zell-Zell-Interferenzen führt die Verkleinerung der Speicherzellen in vertikaler Richtung zu einer lateralen Ladungsmigration (oder vertikalem Ladungsverlust): In der SiN-Schicht eingeschlossene Ladungen neigen dazu, durch die vertikale SiN-Schicht zu wandern, was die Retention beeinträchtigt.

Im Folgenden werden die technologischen Voraussetzungen erläutert, die diese Effekte mindern und es Forschern ermöglichen, die Z-Pitch-Skalierung für die nächsten Generationen von 3D-NAND-Flash-Speichern zu nutzen.

Integration von Luftspalten zwischen Wortleitungen zur Reduzierung der Zell-zu-Zell-Interferenz

TCAD-Simulationen haben gezeigt, dass die Integration eines Luftspalts zwischen benachbarten Wortleitungen ein vielversprechender Ansatz zur Unterdrückung von Zell-zu-Zell-Interferenzen ist. Luftspalte haben eine niedrigere Dielektrizitätskonstante als das Si-Oxid-Zwischengate-Dielektrikum, wodurch die elektrostatische Kopplung zwischen benachbarten Zellen reduziert wird. Dieser „Trick“ hat in früheren planaren 2D-NAND-Flash-Architekturen sehr gut funktioniert. Die Implementierung von Luftspalten in den hohen Si-Oxid/Wortleitungs-Stacks ist jedoch wesentlich komplizierter. Es wurden Lösungen vorgeschlagen [3], die sich jedoch nicht als vollständig skalierbar erwiesen haben.

Auf dem IEEE International Memory Workshop (IMW) 2025 stellte imec ein einzigartiges Integrationskonzept vor, das die kontrollierte Bildung von Luftspalten zwischen Wortleitungen ermöglicht [4]. Das Integrationskonzept sieht vor, die Luftspalten aus dem Speicherlochbereich herauszubilden, indem das Si-Oxid zwischen den Gates vor dem Aufbringen des ONO-Stacks vertieft wird. Die Luftspalte werden selbst ausrichtend zur Wortleitung erzeugt, sodass ihre Position präzise gesteuert werden kann und eine skalierbare Lösung entsteht.

Es wurde festgestellt, dass Halbleiterbauelemente mit Luftspalt weniger empfindlich auf Störungen benachbarter Zellen reagieren als Bauelemente ohne Luftspalt. Diese Schlussfolgerung wurde aus der geringeren Verschiebung der Schwellenspannung gezogen, die bei Bauelementen mit Luftspalt gemessen wurde, wenn eine sogenannte Durchlassspannung an die nicht ausgewählten Gates angelegt wurde.

Die Ergebnisse wurden an einem Testgerät mit begrenzten Wortleitungsschichten bei 30 nm Pitch (15 nm Gate-Länge und 15 nm Si-Oxid-Zwischengate-Dielektrikum) und 80 nm Speicherlochdurchmesser erzielt. Die Forscher von Imec untersuchten auch den Einfluss von Luftspalten auf die Speicherleistung und Zuverlässigkeit. Die Luftspalte hatten keinen Einfluss auf den Speicherbetrieb und zeigten eine Lebensdauer von bis zu 1.000 Programmier-/Löschzyklen, vergleichbar mit Geräten ohne Luftspalte.

Aufgrund dieser Ergebnisse wird die Integration des Luftspalts auf der Lochseite als entscheidender Schritt für eine hohe Skalierbarkeit des Z-Abstands angesehen.

Einführung einer Ladungsspeicherschicht zur Unterdrückung der lateralen Ladungsmigration

Bislang hat imec die Machbarkeit der Einführung von Luftspalten in der Zwischengate-Dielektrikumschicht nachgewiesen, wobei die Luftspalten an der Stelle des Sperroxidschichts des ONO-Stapels enden. TCAD-Simulationen zeigen, dass eine weitere Ausdehnung des Luftspalts in den Bereich des Sperroxidschichts und der SiN-Ladungsspeicherschicht zu einem verbesserten Speicherfenster führen würde. Eine solche Trennung der Ladungsspeicherschicht (oder Ladungsspeicherunterbrechung) hätte einen zusätzlichen Vorteil: Sie würde verhindern, dass in der Speicherzelle eingeschlossene Ladungen seitlich durch den SiN-Strang wandern, der entlang der Höhe des Oxid-/Wortleitungsstapels von oben nach unten verläuft.

Die Umsetzung eines solchen Ladungsfallen-Cuts (Charge Trap Cut) ist jedoch sehr anspruchsvoll, da dafür ein gerichteter Ätz- und Abscheidungsprozess durch die Seitenwände extrem tiefer und schmaler Löcher erforderlich ist. Für diese Strukturen sind die für planare 2D-NAND-Flash-Speicher verfügbaren Technologien nicht mehr geeignet. Imec arbeitet derzeit gemeinsam mit seinen Partnern an neuen Techniken, mit denen sich dieser Ladungsfallen-Cut kontrolliert umsetzen lässt.

Sobald die Ladungsspeicherschicht erfolgreich unterbrochen werden kann, planen die Forscher von imec, sie mit dem Airgap-Integrationsschema zu kombinieren, um eine vollständige und skalierbare Lösung für die Herausforderungen der Z-Pitch-Skalierung bereitzustellen.

Fazit und Ausblick

Die Z-Pitch-Skalierung von GAA-basiertem 3D-NAND-Flash ist entscheidend für die Kontrolle der Kosten, die mit der kontinuierlichen Zunahme der Wortleitungsschichten verbunden sind. Aufbauend auf seiner langjährigen Verarbeitungskompetenz und seinem starken Ökosystem von Ausrüstungslieferanten entwickelt imec die Schlüsseltechnologien, die eine aggressive Z-Pitch-Skalierung bei gleichbleibender Speicherleistung und Zuverlässigkeit ermöglichen: Airgap-Integration und Charge Trap Cut.

Da die Dichte von 3D-NAND-Flash-Speichern mit GAA-Ladungsfangzellenarchitektur irgendwann an ihre Grenzen stoßen wird, suchen Forschungsgruppen weltweit nach neuartigen Zellarchitekturen, um die Speicherentwicklung nach 2030 fortzusetzen. In einer kürzlich vorgeschlagenen neuen 3D-Architektur sind beispielsweise die Leitungskanäle der Speicherzellen horizontal statt vertikal angeordnet [5]. In einem anderen Ansatz, der von imec auf der IMW 2023 vorgestellt wurde [6], werden Ladungsspeicherzellen über eine grabenbasierte Architektur verbunden, anstatt die Zellen in einer kreisförmigen GAA-Geometrie zu integrieren – was einen Sprung in der Bit-Speicherdichte ermöglicht.

All diese Entwicklungen zeigen, dass mehrere Technologien in der Pipeline sind, die es der Speicherindustrie ermöglichen werden, schrittweise auf >100 Gbit/mm² Datenspeicher zuzugehen – eine Nachfrage, die in erster Linie durch Cloud Computing und KI-Anwendungen getrieben wird.

Weiterentwicklung von CMOS-Technologieknoten

Jenseits der Nanosheets: Der Weg zu High-Performance-2D-CFETs

Literatur

[1] SK Hynix startet Serienproduktion von 1 TByte-NAND mit 321 Schichten

[2] Intel and SK Hynix Show Two Paths for Flash Memory’s Future

[3] ‘A confined storage nitride 3D-NAND cell with WL airgap for cell-to-cell interference reduction and improved program performances’, D. Resnati, 2024 VLSI

[4] ‘Hole-side airgap integration as enabler for 3D NAND flash z-pitch scaling’, S. Rachidi et al., 2025 IEEE International Memory Workshop (IMW)

[5] ‘Superior scalability of advanced horizontal channel flash for future generations of 3D Flash memory’, M. Oda, 2024 IEDM

[6] ‘Imec improves memory window of a 3D trench cell for next-gen NAND Flash’, imec Reading Room

 (sg)

* Dr. Sana Rachidi ist Sana Rachidi, leitende Forschungsingenieurin für Integration im Team für Speicherprozessintegration bei imec.

* Maarten Rosmeulen ist Programmdirektor des Programms für Speichertechnologien bei imec.

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