Halbleitertrend 4: Neue Speichertechniken verdrängen Flash und DRAM

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Seit vielen Jahren sind NAND-Flash und DRAM für die meisten Computing-Anwendungen die Speichertechniken der Wahl. Doch das Ende ihres Lebenszyklus ist bereits sichtbar. Teil 4 unserer Serie zu Halbleiter-Technologietrends beschreibt mögliches Optimierungspotenzial – und welche neuen Techniken auf den Markt drängen.

Der Gesamtmarkt für Speicher-ICs ist seit jeher sehr volatil. Nach Rekordumsätzen im Jahr 2017 brachen die Chippreise 2019 massiv ein, und mit ihnen die Umsätze. Dieses Jahr wird, auch wegen der Covid-19-Pandemie, voraussichtlich erneut ein eher flaues Jahr für die Hersteller von Speicherchips. Doch es ist Licht am Ende des Tunnels sichtbar: Marktbeobachter erwarten für 2021 ein deutliches Marktwachstum.

Einen steigenden Anteil daran werden nichtflüchtige Speicher (Non-Volatile Memory, NVM) haben: In Summe werden die verschiedenen NVM-Techniken voraussichtlich mit einer durchschnittlichen jährlichen Wachstumsrate von über 50% zulegen – hauptsächlich aufgrund der Nachfrage nach eingebetteten Magnetspeichern mit wahlfreiem Zugriff (MRAM) und eigenständigen Phasenwechselspeichern (PCM) wie 3D XPoint von Micron/Intel.

Entwicklung niederohmiger Wordline-Metalle

NAND-Speicher werden in den nächsten Jahren weiterhin in kleinen Schritten skalieren – disruptive architektonische Veränderungen sind nicht zu erwarten. Aktuelle NAND-Produkte bestehen bereits aus über 128 aufeinander gestapelten Speicherebenen. Diese 3D-Skalierung wird mit zusätzlichen Schichten fortgesetzt, die möglicherweise durch Wafer-zu-Wafer-Bonden ermöglicht werden.

Imec trägt zu dieser Roadmap bei, indem es niederohmige Wordline-Metalle wie Ruthenium entwickelt, alternative dielektrische Materialien für die Speicher-Stacks erforscht, den Kanalstrom verbessert und Möglichkeiten zur Kontrolle der Spannungen identifiziert, die durch die wachsende Anzahl der gestapelten Schichten entstehen.

Austausch von Planartransistoren gegen moderne FinFET

Imec-Forscher konzentrieren sich zudem darauf, die planaren Logiktransistoren in der NAND-Peripherie durch fortschrittliche FinFET-Bausteine zu ersetzen. Darüber hinaus laufen Forschungen an ferroelektrischen 3D-FETs (FeFETs) mit neuartigen Wurtzit-Materialien als 3D-NAND-Ersatz in High-End-Speicheranwendungen. Als Ersatz für herkömmliches 3D-NAND evaluiert das Imec zudem die Machbarkeit neuartiger Speichertypen.

Bei DRAMs verlangsamt sich die Zellskalierung von Generation zu Generation. Zum Verbessern der Strukturierung könnte der Einsatz der teuren EUV-Lithographie erforderlich sein. Samsung hat vor kurzem die Produktion von EUV-DRAMs für ihre 10-nm-Klasse angekündigt. Neben der Erforschung der EUV-Lithografie zur Strukturierung kritischer Bereiche auf den DRAM-Chips liefert Imec die Bausteine für echte 3D-DRAM-Lösungen.

Speicherarray oberhalb der Peripherie

Die Topologie sieht vor, dass das Speicherarray oben auf der Peripherie angebracht wird. Eine solche Architektur erfordert einen Halbleiter für die Array-Transistoren mit niedrigem Wärmebudget. An dieser Stelle kommt die Niedertemperatur-Transistorfamilie IGZO (oder Indium-Gallium-Zinkoxid) ins Spiel. Das Imec hat bereits IGZO-Bauelemente mit einer Gate-Länge von 40 nm und einem Ion/Ioff-Verhältnis größer 1E12 demonstriert.

Darüber hinaus erforscht das Institut alternative Niedertemperatur-Halbleiter mit ab-initio-Simulationen und Experimenten. Gesucht sind Materialien, die hohe Anforderungen an Stabilität, Mobilität und Zuverlässigkeit erfüllen. Für eine ultimative 3D-DRAM-Implementierung müssen diese Materialien auch auf der Topografie abgeschieden werden. Dies treibt die Notwendigkeit der Atomlagenabscheidung (Atomic Layer Deposition, ALD) für die Schichtbildung voran. Schließlich wird, genau wie bei NAND, nach der Realisierbarkeit einer FinFET-basierten Peripherie mit High-k/Metall-Gate-Strukturen als Ersatz für planare Transistoren mit Poly-Si-Gates untersucht.

Im Embedded-Bereich gewinnt MRAM an Fahrt

Im Bereich der Embedded-Speicher gibt es erhebliche Bemühungen, die so genannte Speicherbarriere („Memory Wall“) besser zu verstehen – und sie schließlich niederzureißen: Wie schnell kann die CPU auf Daten aus DRAM oder aus SRAM-basierten Caches zugreifen? Wie stellt man die Cache-Kohärenz bei mehreren CPU-Kernen sicher, die auf einen gemeinsamen Cache zugreifen? Was sind die Engpässe, die die Geschwindigkeit einschränken, und wie können wir die Bandbreite und die Datenprotokolle, die zum Abrufen der Daten verwendet werden, verbessern?

Imec setzt dafür seine Simulatorplattform S-EAT (System benchmarking for Enablement of Advanced Technologies) auf Systemebene ein, um Einblicke in diese Engpässe zu gewinnen. Dieser Rahmen ermöglicht auch das Evaluieren neuartiger Speicher als SRAM-Ersatz, um die Systemleistung für verschiedene Arbeitslasten zu verstehen.

MRAM soll SRAM als Cache-Technik ersetzen

Untersucht werden beispielsweise verschiedene Arten von Magnetspeichern mit wahlfreiem Zugriff (MRAM), darunter Spin-Transfer-Drehmoment (STT)-MRAM, Spin-Orbit-Drehmoment (SOT)-MRAM und spannungsgesteuerte magnetische Anisotropie (VCMA)-MRAM). Ziel ist es, einige der traditionellen L1-, L2- und L3-SRAM-basierten Caches zu ersetzen.

Jeder dieser MRAM-Speicher bringt seine eigenen Vorteile und Herausforderungen mit sich und kann uns helfen, den Speicherengpass zu überwinden, indem Geschwindigkeit, Stromverbrauch und/oder Speicherdichte verbessert werden. Um die Dichte weiter zu verbessern, forscht Imec auch aktiv an Selektorbauelementen, die in die magnetischen Tunnelübergänge integriert werden können – also in das Herzstück der MRAM-Bauelemente.

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* Sri Samavedam ist Senior Vice President of CMOS-Technologies am Imec

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