Die 10 großen Irrtümer in der Leiterplatten-Entwicklung

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IBR Leiterplatten GmbH & Co. KG

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Irrtum 6: Ein Lagenaufbau wird eigentlich nur vom Leiterplattenhersteller benötigt.

Nein. Der Bauplan für eine Leiterplatte, egal, ob ein- oder doppelseitig oder Multilayer, und unabhängig, ob starr oder flex oder starrflex, muss bereits vor Abschluss der Arbeiten am Schaltplan vorliegen. Im Schaltplan werden zunehmend constraints für das Routing festgelegt. Vorberechnete Impedanzwerte verlangen eine präzise Leiterbahnbreite und vorab zugeordnete Referenzplanes. Signalräume mit Bezug zu bekannten Rückstromwegen sind eine verbindliche Vorgabe für die Layoutkonstruktion am CAD-System.

Die Option, Powerplanes mit kapazitiven Eigenschaften in Leiterplatten einbauen zu können oder embedded components (Bauteilfunktionen auf den Innenlagen) in Polymertechnik mittels Carbondruck (z.B.: Induktivitäten, Widerstandswerte) zu fertigen, erhebt die Leiterplatte in den Status einer passiven elektrischen Komponente. Im Schaltplan müssen diese Funktionen Berücksichtigung finden. Für das CAD-Layout enthält der Bauplan der Leiterplatte somit entscheidende Anweisungen mit Blick auf die notwendigen Routingparameter sowie die Anlage von Signal- und Powerplanes.

Der Bauplan muss immer auch an den Baugruppenfertiger weitergereicht werden. Gerade bei Prototypen und Kleinserien hat die Materialspezifikation transparent zu sein. Die Kupferdicken, die Anzahl der Masseflächen und Lagen sowie der Lagenabstand beeinflussen die gezielte Auswahl des geeigneten Reflowprofiles. Diverse Kleber bei starrflexiblen Leiterplatten, Pluggingsubstrate, Coverlay und Lötstopmasken müssen bekannt sein, damit eine sichere Entscheidung für die richtige Strategie für die Produktion der Baugruppen getroffen werden kann (Bild 2).

Irrtum 7: Bei SMD-Layouts müssen die Vias mit Lötstoplack immer zugedruckt sein.

Im Gegenteil, die Vias respektive Durchkontaktierungen müssen immer offen sein. Üblicherweise werden heute fotosensitive Lötstoplacke verarbeitet, die als dünne Schicht auf die Oberfläche der Leiterplatte aufgetragen werden. Die Vias werden dadurch zwar überdeckt, der Lack bekommt später beim Trocknen aber auf Grund thermischer Spannungen Mikrorisse.

Für die heutigen chemisch prozessierten Endoberflächen dient der Lötstoplack als Resist, das heißt, der Lack wird vor der Endoberfläche auf die Leiterplatte aufgebracht. Ist die Hülse der Vias ganz oder weitestgehend mit Lötstoplack bedeckt, dann ist während des Prozessierens der chemischen Oberfläche keine ausreichende Durchflutung der Viahülsen mit den chemischen Reagenzien möglich. Folglich kommt es nicht zu einer Beschichtung der Innenwand der Hülse mit der vorgesehenen metallischen Endoberfläche.

Es kann sogar zu diversen Rückständen chemischer Substrate aus der Oberflächenfertigung und der Baugruppenproduktion kommen. Diese Rückstände sammeln sich in den Hülsen und können in Verbindung mit Kondensatbildung mittelfristig zur Korrosion führen. Nur bei offenen, lackfreien Vias ist die Voraussetzung geschaffen, eine Endoberfläche in die Hülsen einzubringen und nach dem Bestücken für eine rückstandsfreie Reinigung der Baugruppe zu sorgen (Bild 3).

Die Voraussetzungen dazu müssen durch das CAD-Layout geschaffen werden. Nur ein korrekt angelegter Padstack in Verbindung mit einem abgestimmten Routingraster kann diese Aufgabe lösen.

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