Die 10 großen Irrtümer in der Leiterplatten-Entwicklung

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IBR Leiterplatten GmbH & Co. KG

LA-LeiterplattenAkademie GmbH

Irrtum 4: Für die Spezifikation eines Multilayers genügt die Angabe der Lagen.

Das kann lebensgefährlich werden. Die geometrischen Abstände zwischen elektrischen Lagen bestimmen die späteren physikalischen Eigenschaften der Baugruppe. Stromtragfähigkeit, Spannungsfestigkeit und Signalintegrität sind über die Geometrie der Leiterplatte definiert. Damit ist ein kompletter, fachlich korrekter, dokumentierter und nachvollziehbarer Multilayeraufbau ein unverzichtbarer Bestandteil einer jeden Leiterplattenproduktion.

Ein aussagefähiger Lagenaufbau muss Teil der Fertigungsunterlagen sein und absolut verbindlichen Charakter haben. Bereits das einfache Vertauschen der Reihenfolge von Innenlagenlaminaten kann katastrophale Auswirkungen haben, ein Fehler, der von der üblichen elektronischen Prüfung noch nicht einmal detektiert werden kann. Aus heutiger Sicht muss sogar bereits der Aufbau von ein- oder doppelseitigen Leiterplatten dokumentiert sein (Bild 1).

Grundsätzlich müssen der Lagenaufbau respektive die Leiterplattenspezifikation schon vor Beendigung der Arbeit am Schaltplan vorliegen. Aspekte wie die Laufzeit von Signalen, die Kapazität von Stromversorgungssystemen, die Kosten für die Leiterplatte oder die Entwärmung der Baugruppe lassen sich sonst nicht verifizieren. Das bedeutet in der Praxis, dass unzureichende Informationen über die zu erwartenden wirtschaftlichen und technischen Eigenschaften des künftigen elektronischen Gerätes vorliegen. Eine geregelte Abstimmung zwischen Konstrukteur, CAD-Designer und Leiterplattenhersteller kann dann nicht stattfinden. Im Prinzip ist damit die Baugruppe außer Kontrolle.

Irrtum 5: Durch das Entfernen von Non Functional Pads auf den Innenlagen eines Multilayers kann mehr Platz für das Fan-Out hochintegrierter Bauteile geschaffen werden.

Leider nein. Für HDI- und MFT-Leiterplatten orientieren sich die maßgeblichen Routingabstände nicht mehr vornehmlich an den Leiterbahnen, sondern am Abstand der Tangente einer Bohrung zur Leiterbahn. Die Betrachtung „Leiterbahn zu Leiterbahn“ wird damit um die entscheidende und weitläufig gültige Betrachtung „Leiterbahn zu Bohrung“ erweitert. Ganz allgemein rückt damit die Betrachtung der Leiterbildstruktur in Relation zur Leiterplattenmechanik in den Vordergrund.

Als Folge dieser Verschiebung wird die zentrale Strategie nicht mehr (nur) darin bestehen, am CAD-System Werte für den elektrische Sicherheitsabstand (electrical distance) von Vektorstrukturen als constraints (Vorgaben) zu formulieren.

An deren Stelle tritt als mathematische Basis die generelle aber individualisierte Betrachtung von Toleranzräumen. Für die Berechnung dieser Toleranzräume ist das diskrete Vorhandensein eines Pads oder einer Leiterbahn ohne Bedeutung. Die Berechnungen orientieren sich an den realen Parametern für die Fertigung von Leiterplatten. Ausgehend von den Einflüssen der Basismaterialien, des individuellen Leiterbildes, der erforderlichen Prozessschritte und der Einsatzanforderungen an die Baugruppe werden die constraints für das Routing des CAD-Layouts über die dynamische Berechnung der real möglichen und sinnvollen Mindestabstände ermittelt.

Speziell für Non Functional Pads ( NFP) belegt die Berechung der Toleranzräume, welche Wirkung das Entfernen der Pads auf das CAD-Layout hat. Ist das Pad im Padstack des CAD-Systems bereits auf den minimalen Durchmesser gesetzt, dann ergibt sich für das Routing keinerlei Vorteil. Wird der durch das entfernte Pad freigewordene Raum für das Routing von Leiterbahnen genutzt, dann steigt die Ausschussrate während der Leiterplattenproduktion sofort deutlich an und führt oft sogar zum Totalausfall des produzierten Loses.

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