Standardzellarchitektur Zweireihige CFET-Technologie für den A7-Technologieknoten

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Das belgische Forschungsinstitut imec hat eine neuartige Standardzellenarchitektur für die Halbleiterfertigung in einem 0,7nm-CMOS-A7-Prozess vorgestellt. Die CFET-Architektur, die aus zwei Reihen CFETs mit einer dazwischen liegenden gemeinsamen Leitung für die Signalführung besteht, verspricht die Vereinfachung des Prozesses und eine erhebliche Reduzierung der Logik- und SRAM-Zellenfläche.

Die Halbleiterindustrie macht erhebliche Fortschritte bei der Herstellung von (monolithischen) CFET-Bausteinen, die in der Roadmap der Logiktechnologie Gate-All-Around-Nanosheets (NSHs) ablösen sollen. Die Stapelung von n- und pFET-Bausteinen verspricht Vorteile hinsichtlich Leistung, Performance und Fläche (PPA), wenn sie mit Rückseitentechnologien für die Stromversorgung und Signalführung kombiniert wird.

Geringere Standardzellenhöhen für die Unterbringung von Transistoren in zwei Schichten

Auf Schaltungsebene sind jedoch noch mehrere Optionen für die Integration der CFETs in eine Standardzelle offen, um die erwarteten PPA-Vorteile zu erzielen oder zu verbessern. Eine besondere Herausforderung stellt die MOL-Konnektivität (Middle-of-Line) dar, d. h. die Verbindungen, die Source-/Drain- und Gate-Kontakte mit den ersten Metallleitungen (auf der Vorder- und Rückseite) verbinden und eine Top-to-Bottom-Konnektivität für Strom und Signal gewährleisten.

Aus einer DTCO-Studie (Design-Technology Co-Optimization) des belgischen Forschungsinstituts imec zum Vergleich von Standardzellenarchitekturen geht hervor, dass der zweireihige CFET den optimalen Kompromiss zwischen Machbarkeit und Flächeneffizienz für A7-Logikknoten bietet. Diese neue Architektur geht von einer Basiszelle aus, bei der eine Seite des CFET für Stromanschlüsse optimiert ist – einschließlich einer Stromschiene (VSS) zur Stromversorgung des oberen Elements von der Rückseite und einer direkten Verbindung zur Rückseite des unteren Elements. Die andere Seite ist für Signalverbindungen optimiert, indem eine mittlere Routingwand (MRW) für die Verbindung von oben nach unten bereitgestellt wird. Die zweireihige CFET-Standardzelle (mit zwei Reihen gestapelter Elemente) wird anschließend durch Spiegelung zweier Basiszellen gebildet, die sich dieselbe MRW für die Signalverbindung teilen (siehe Bild).

Flächeneinsparung von 15 Prozent bei SRAM-Zellen

„Unsere DTCO-Studie zeigt, dass eine gemeinsame MRW für jeweils 3,7 FET ausreicht, um Logik- und SRAM-Zellen zu bauen," sagt Geert Hellings, Programmdirektor DTCO bei imec. „Dadurch können wir die Standardzellenhöhen im Vergleich zu ‚klassischen‘ einreihigen CFETs von 4 auf 3,5 T weiter reduzieren. Dies führt zu einer signifikanten Flächeneinsparung von 15 Prozent bei SRAM-Zellen. Im Vergleich zu SRAMs, die beispielsweise mit der A14-NSH-Technologie hergestellt werden, ermöglichen zweireihige CFET-basierte SRAMs eine Flächenreduzierung von mehr als 40 Prozent und bieten damit einen weiteren Skalierungspfad für SRAMs.“

Der zweireihige CFET führt auch zu einer Vereinfachung des Prozesses, da der MRW-Graben von zwei Reihen von CFET-Geräten gemeinsam genutzt wird. Dadurch entfällt die Notwendigkeit einer zusätzlichen Durchkontaktierung mit hohem Aspektverhältnis, um die oberen und unteren Bauelemente zu verbinden, falls erforderlich, wodurch die Komplexität und die Kosten der MOL-Verarbeitung reduziert werden.

„Seit dem 7nm-Technologieknotenpunkt trägt die Standardzellenoptimierung durch DTCO zusätzlich zur herkömmlichen Geräteskalierung einen immer größeren Anteil zur Erhöhung der Knotendichte bei“, fügt Geert Hellings hinzu. „Für unsere DTCO-Studie zu CFET-Architekturen sind wir von den Prozessfähigkeiten ausgegangen, die in zukünftigen CFET-Fabriken vorgesehen sind, um branchenrelevante Prozessabläufe zu gewährleisten. Darüber hinaus validieren wir unser virtuelles Fab-Konzept mit Technologie-Proof-of-Concepts, die im 300-mm-Reinraum von imec durchgeführt werden. Diese Kombination aus virtueller Fabrik und realen Pilotlinienaktivitäten ist ein entscheidender Schritt zur Weiterentwicklung unserer Roadmaps.“

So demonstrierte imec auch auf der IEDM experimentell einen wichtigen Baustein dieser zweireihigen CFET-Architektur: einen funktionalen monolithischen CFET mit direktem Rückseitenkontakt zur Source/Drain des unteren pMOS-Bauteils. Dies wurde durch EUV-Rückseitenstrukturierung realisiert, die eine dichte rückseitige Strom- und Signalverdrahtung und eine enge Überlagerung (<3 nm Toleranz) zwischen der von der Vorderseite erzeugten Source/Drain, dem Rückseitenkontakt und den nachfolgenden rückseitigen Metallschichten sicherstellte. (sg)

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