Von der Verifikation einer Leiterplatte oder "Finde den Fehler"

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Kategorie 1: das Leiterbild

Betrachten wir das Leiterbild: Die elektronischen Bauteile werden auf Lötflächen (etwa SMT) oder in metallisierten Bohrungen (wie THT) montiert. Die Verbindungen zwischen den Anschlüssen der Bauteile werden über Leiterbahnen (Vektoren) hergestellt. Die absolute Richtigkeit der Verbindungen zwischen den Lötflächen, die Ausprägung von Polygonen (SMD-Shapes, Füllflächen, Powerplanes) und die korrekte Geometrie von Restringen und SMD-Flächen definieren die Funktion der Baugruppe.

Während der Produktion der Leiterplatten kann das Leiterbild beschädigt werden (Film zerkratzt, Ätzfehler, mechanische Transportschäden). Die Leiterbahnen/Leiterbilder sind deshalb in unterschiedlichen Fertigungsabschnitten verbindlich zu testen.

Es gibt die beiden Strategien, das Leiterbild optisch oder elektronisch zu prüfen. Bei einem Multilayer verifiziert der optische Test die Leiterbilder auf jeder einzelnen Innenlage. Beim AOI-Test (automatisch optische Inspektion) erfasst ein Scanner das Leiterbild und vergleicht das verpixelte Kontrastbild mit einem gespeicherten Datensatz.

Auf der fertigen Leiterplatte wird die Vollständigkeit und Richtigkeit der Signalwege durch den elektronischen Test geprüft. Dazu müssen die Endpunkte der Verbindungen mit einem Prüfkontakt/einer Prüfnadel mechanisch adaptiert werden. Über eine aufgebrachte Testfrequenz lassen sich Unterbrechungen und Kurzschlüsse orten.

Üblicherweise stellt das CAD-System jedoch für keinen dieser unverzichtbaren Tests einen geeigneten Datensatz zur Verfügung. CAM ist auf die Vektorinformationen angewiesen, die durch den Postprozess des CAD-Systems erzeugt werden und leitet geeignete Prüfdaten daraus ab. Die absolute Richtigkeit dieser Prüfdaten ist durch mögliche Softwarefehler und fehlende Konventionen jedoch leider nicht gegeben. Da einheitliche Konventionen fehlen, können die Prüfdaten zudem wegen nicht rotationssymmetrischer Anschlusspads, ungenau interpretierter Polygonzüge oder grob aufgelöster Basiskoordinaten verfälscht sein.

Der elektronische Test bestätigt demzufolge also nicht die Identität der Leiterplatte mit den CAD-Daten, sondern die Identität der Leiterplatte mit den CAM-Daten. Eine Verbindungsliste im neutralen Gerber-Format könnte diese Lücke problemlos schließen (Bild 1).

Im Gegensatz zur elektrischen Konnektivität lassen sich geometrische Fehler im Leiterbild nicht detektieren. Das gilt vornehmlich für Fehler auf den Außenlagen. Weil diese fast ausschließlich elektronisch geprüft werden, bleiben auf Highspeed-Boards Kurzschlüsse innerhalb eines Laufzeitausgleichs oft unentdeckt. Gleiches gilt für funktionsbeeinträchtigende Beschädigungen am Bild von HF-Leiterplatten (Bild 2).

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